电子时钟的应用设计 JESD204B Subclass1模式时钟设计与调试

JESD204B Subclass1模式时钟设计与调试

摘 要： JESD204B协议是用于数据转换器与FPGA/ASIC之间数据传输的高速串行协议，Subclass1模式是该协议完成确定性延时功能的重要模式。对JESD204B协议Subclass1模式的工作原理和时钟设计要求进行分析，并总结出Subclass1模式时钟调试方法。利用Xilinx Virtex-7系列FPGA搭建JESD204B自收发链路对该方法进行验证。结果表明，该时钟调试方法能够满足Subclass1模式的时钟设计要求，保证数据的稳定收发。

TN919.3+4

A

10.16157/j.issn.0258-7998.173847

中文引用格式： 吕志鹏，马小兵，禹卫东. JESD204B Subclass1模式时钟设计与调试[J].电子技术应用，2018，44(4)：56-60.

英文引用格式： Lv Zhipeng，Ma Xiaobing，Yu Weidong. The design and debug of timing-clock for JESD204B Subclass1 mode[J]. Application of Electronic Technique，2018，44(4)：56-60.

0 引言

传统的数据转换器采用CMOS和LVDS等并行传输接口，随着数据传输速率的不断提高，并行传输总线逐渐暴露出信号同步难、偏移大、抗干扰能力弱、布局布线面积大、成本高等问题[1]。而高速串行传输总线在以上方面则表现出巨大的优势。JESD204B协议是国际组织JEDEC提出的一种高速串行协议，用于数据转换器与FPGA/ASIC之间的数据传输。该协议的最高传输速率为12.5 Gbit/s，具有确定性延时功能，能够保持各通道数据的同步传输[2-3]。

Subclass1模式是JESD204B协议完成确定性延时功能的重要模式，如TI、ADI等主流半导体厂商的JESD204B接口数据转换器产品都具备Subclass1模式。因此正确理解Subclass1确定性延时机制有助于JESD204B接口数据转换器的开发，而正确的时钟关系是完成Subclass1模式的重中之重。本文分析了Subclass1模式的工作原理以及时钟设计需求，并根据该设计需求总结出Subclass1时钟调试方法，利用Xilinx Virtex-7系列FPGA XC7VX690T搭建的JESD204B协议自收发回路验证该方法的有效性[4]。

1 JESD204B确定性延时原理

JESD204B协议将确定性延时定义为数据从发射端的并行端口输入到从接收端并行端口输出所经历的时间。该确定性延时具有两层含义：(1)延时具有可重复性，不随时间或再同步事件而改变；(2)JESD204B的各个通道之间具有相同的确定性延时，从而保证多通道数据的同步传输。

JESD204B协议确定性延时以多帧(Multi Frame)为处理单元，相应的时钟信号为本地多帧时钟(Local Multi Frame Clock，LMFC)。图1和图2分别是JESD204B协议数据发射和接收过程的时序图。当发射端检测到来自接收端的~SYNC信号的上升沿时，在下一个LMFC的上升沿开始发射ILA(Initial Lane Alignment)数据以及后续的用户数据。由于各通道数据到达接收端的时间不同，接收端通过数据缓存器对先到达的数据进行缓存，并在某一特定时刻进行释放。该释放时刻通过RBD(Rx Buffer Delay)来描述，该参数以帧的个数为计量单位，是指缓存器从接收端的某一LMFC上升沿开始所经历的缓存时间。当缓存时间等于RBD帧的持续时间时，缓存器对数据进行释放，从而完成各通道之间的同步输出。

由此可见，LMFC是JESD204B完成确定性延时功能的时钟参考。为了完成多通道数据的同步传输，各通道之间的LMFC必须同步且边沿对齐。

2 Subclass1 LMFC对齐机制

Subclass1模式由一个外部的SYSREF信号给各通道LMFC提供统一的边沿对齐参考，用器件时钟(Device Clock)去采集SYSREF信号的上升沿来确定LMFC的对齐时刻[2，5]。器件时钟针对数据转换器指的是采样时钟，针对FPGA指的是JESD204B逻辑模块的全局工作时钟，或者是串行收发器(GTH)的参考时钟。器件时钟一方面驱动数据转换器工作，另一方面产生JESD204B协议的各级时钟，如图3所示。

SYSREF信号有3种模式：脉冲模式、周期模式和间隙性周期模式。脉冲模式只在链路初始同步阶段对LMFC进行对齐。如图4所示，在某一时刻，器件时钟的上升沿采集到SYSREF信号的低电平，当器件时钟在接下来的某一时刻第一次采集到SYSREF信号的高电平时，该时刻就作为LMFC对齐的参考基准。

周期性模式是指器件时钟在每一次捕捉到SYSREF信号的上升沿时都会被判定为一次LMFC对齐事件，如图5所示，对齐时刻是在每一个SYSREF周期内器件时钟第一次采集到SYSREF高电平的时刻，且采集时刻要呈周期性重复。该模式能够保持链路的稳定工作。

在间隙性周期模式下SYSREF信号不是时刻存在的，而是依据链路是否发出同步请求而定。当链路发出再同步请求时，数据的发射端和接收端都可以向时钟器件发出请求以产生SYSREF信号，使得链路再次达到同步状态。

由以上阐述可知，JESD204B Subclass1的时钟设计必须满足以下要求：

(1)为了使器件时钟能够采集到SYSREF信号的上升沿，SYSREF与器件时钟之间必须留有足够的建立保持时间。

(2)对于SYSREF周期模式，SYSREF与器件时钟必须保持同步关系，从而在每个SYSREF周期内，器件时钟都可以在同一时刻采集到SYSREF信号的高电平，进而使LMFC保持固定的对齐边沿。

3 时钟调试方法

3.1 时钟解决方案

TI公司开发的可配置时钟芯片LMK04828B是一款低抖动时钟芯片，该时钟芯片支持多路同步输出，共有7组/14路时钟输出端口，每组包含两路时钟输出，分别输出器件时钟和SYSREF。该芯片具备数字延时和模拟延时调节功能，能够调节各路时钟之间的延时差，从而使器件时钟能够容易地捕捉到SYSREF信号的上升沿。

3.2 调试方法

3.2.1 SYSREF频率设置

SYSREF在脉冲模式下对频率没有特定要求。在周期性模式下，频率必须与LMFC之间呈整数倍关系。根据图3可得LMFC与SYSREF的计算公式如下：

其中，F表示一帧数据中的字节数，K表示一个多帧数据中帧的个数，R表示LMFC与SYSREF的频率倍数关系。

3.2.2 SYSREF建立保持时间调节

利用LMK04828B的数字延时功能调整SYSREF与器件时钟之间的延时关系来满足建立保持时间要求，还可以通过增加SYSREF信号的高电平持续时间来实现。如图6所示，用器件时钟的上升沿采集SYSREF信号的上升沿。SYSREF的高电平最小持续时间如式(3)所示，其中T表示器件时钟的周期，Tsu表示建立时间要求，Th表示保持时间要求。此时SYSREF高电平范围内有两个器件时钟上升沿，即便第一个器件时钟上升沿与SYSREF上升沿之间的延时不满足建立时间要求，第二个器件时钟上升沿依然能够采集到SYSREF的高电平。

通常情况下可以结合以上两种方法来使SYSREF满足建立保持时间要求。首先利用LMK04828B的数字延时功能调节器件时钟与SYSREF的延时，将器件时钟上升沿滞后于SYSREF，并保持一段较长的时间间隔。然后通过增加SYSREF的高电平持续时间来进一步保证建立保持时间。

3.2.3 SYSREF占空比调节

SYSREF的高电平持续时间并不是越长越好，当SYSREF高电平持续时间过长时，即使器件时钟采集到SYSREF的高电平，但是由于不易采集到SYSREF的低电平而无法被判定为采集到SYSREF的上升沿事件。通常由LMK04828B直接输出占空比为50%的SYSREF信号即可。

4 实验验证方案

本实验搭建FPGA串行数据自收发链路，通过调整接收端的SYSREF信号与器件时钟之间的延时关系以及SYSREF信号高电平持续时间来验证以上调试方法[4]。自收发链路结构图如图7所示。

自收发回路由一片FPGA和一片LMK04828B构成。FPGA选取Xilinx公司Virtex-7系列产品XC7VX690T[6]。该片FPGA上集成的高速串行收发器(GTH)的最高传输速率为13.1 Gbit/s。串行数据的发射与接收通过JESD-204B IP core来完成。该IP core的工作需要全局时钟(TX/RXGLBCLK)、GTH的参考时钟(TX/RXREFCLK)以及SYSREF信号，其中TX/RXGLBCLK作为器件时钟来捕捉SYSREF的上升沿。时钟信号均由LMK04828B提供。FPGA自收发回路之间通过4个lane传输数据，在串行速率4.8 Gbit/s条件下进行测试。JESD204B链路参数设置如表1所示。

根据Xilinx JESD204B IP core用户手册[7]，全局时钟和参考时钟的频率计算公式为：

根据表1中的参数配置可计算出链路的LMFC以及SYSREF的频率：

为了能够产生高电平持续时间可控的SYSREF信号，由LMK04828B产生一路与RXGLBCLK同步且频率是RXGLBCLK 2倍的时钟信号，即图7中的CLK_GEN_SYSREF的频率为240 MHz。FPGA对该时钟进行分频产生接收端的SYSREF信号，并利用计数逻辑控制SYSREF信号的高电平持续时间。

5 实验结果

实验通过JESD204B IP core的sync、tx_tready、rx_tvalid信号来观察链路的同步状态和数据收发状态，其状态及意义如表2所示。图8～图11是SYSREF与RXGLBCLK的延时关系图，分别与实验1～实验4相对应。SYSREF与RXGLBCLK之间的数据关系如表3所示。延时关系中符号为负表示RXGLBCLK上升沿超前于SYSREF的上升沿，符号为正表示RXGLBCLK的上升沿滞后于SYSREF的上升沿。图12与图13是通过FPGA的ILA(Integrated Logic Analyzer)抓取的JESD204B接收端数据以及链路状态信号。

实验1对应的链路状态图如图12所示，此时sync、tx_tready、rx_tvalid信号均处于低电平状态，表明链路处于同步请求状态。由图2可知，接收端只有在连续接收到正确的/K/字符且LMFC对齐时接收端才会拉高sync以撤销同步请求。所以此时链路不通的原因可能有两个：(1)数据传输出现问题，接收端没有接收到正确的/K/字符；(2)LMFC没有达到对齐状态。

与实验1相比，实验2保持SYSREF的高电平持续时间不变，将RXGLBCLK的上升沿滞后于SYSREF上升沿2.49 ns。实验3、实验4保持RXGLBCLK与SYSREF的延时关系不变，增加SYSREF的高电平持续时间。实验2、实验3、实验4对应的链路状态图如图13所示，此时sync、tx_tready、rx_tvalid信号均处于高电平状态，表明链路已达同步状态，数据收发正常。从而证明实验1中链路不通是由于LMFC没有达到对齐状态所致，同时也证明了通过调节器件时钟与SYSREF的延时关系或者增加SYSREF的高电平持续时间均可使器件时钟捕捉到SYSREF的上升沿。实际调试中，可同时结合这两种方法进行调试。

6 结论

相比于并行传输总线，JESD204B高速串行协议在传输速率、信号同步性、抗干扰性能以及设计成本方面具有巨大优势，已逐渐成为数据转换器接口设计的主流方案，而Subclass1模式在JESD204B协议完成确定性延时功能方面具有重要作用。本文分析了JESD204B协议Subclass1确定性延时机制及其时钟设计要求，总结出Subclass1模式时钟调试方法，并设计实验验证了该方法的有效性，为JESD204B数据转换器的开发提供一定的技术参考。

参考文献

[1] 焦喜香，吴兵，李武建，等.基于JESD204B协议的高速雷达数字接收机设计[J].信息通信,2016(6)：42-44.

[2] JEDEC.Serial interface for data converters JESD204B.01[S].2011.

[3] HARRIS J.What is JESD204B and why should we pay attention to it?[J/OL].JESD204B Survival Guide，2013[2017-09-04].www.analog.com/media/en/technical-docu-mentation/technical-articles/JESD204B-Surviual-Guide.pdf.

[4] 刘安，禹卫东，马小兵，等.基于FPGA的高速串行数据收发接口设计[J].电子技术应用，2017，43(6)：48-51.

[5] JONES D. JESD204B子类:简介和确定性延迟[J].中国电子商情(基础电子)，2015(3)：24-29.

[6] Xilinx.All programmable 7 series product tables and productselection guide[Z].2015.

[7] Xilinx.JESD204 v6.1.LogiCORE IP product guide[Z].2015.

作者信息:

吕志鹏1，2，马小兵1，禹卫东1

（1.中国科学院电子学研究所，北京100190；2.中国科学院大学 电子电气与通信工程学院，北京100039）

基于IEEE-1588协议的高精度时钟对时设计

刘 见1，靳绍平1，李 敏1，李东江1，聂方明1，黄建钟2，丘宏烈2

（1.国网江西省电力科学研究院，江西 南昌330096；2.深圳星龙科技有限公司，广东 深圳200240）

： 针对分布式控制系统的时间同步精度要求，基于ADI公司的BF518高性能DSP芯片，对IEEE-1588协议的P2P对时进行了阐述。通过芯片中关于IEEE-1588协议的TSYNC模块检测PTP事件消息，并提供事件消息的硬件时间戳以提高时间标记的精度，从而降低计算主从时钟时延时间的误差。分析了时钟晶振固有稳定性对时钟同步精度的影响，通过设置加数寄存器值调整本地时钟的频率，并对IEEE-1588协议高精度时间同步过程的软件实现进行了详细阐述。实验测试结果表明，该方法很大程度上提高了同步精度，达到了高精度同步系统的要求。

： IEEE-1588；网络时钟同步；硬件时间戳；P2P

： TN91文献标识码： A文章编号： 0258-7998(2014)04-0048-04

随着数字化变电站的发展以及分布式网络的广泛应用，对于系统的时间同步精度和稳定性要求越来越高[1-2]。本文设计实现了时钟对时同步的系统方案和软件实现过程，其基于ADI公司的BF518高性能DSP，包含支持IEEE-1588协议的模块以及具有硬件时间戳功能的TSYNC模块[3-4]。

基于IEEE-1588协议的主从时钟通过周期性地交互带有时间戳的报文计算出时间偏差和频率偏差，并采用适当的方法调整时钟的时间和频率，从而达到时钟同步的目的。其中报文携带的时间戳的精度是决定时钟对时精度的一个重要因素[5]。

图1所示是一个建立在ADSP_BF518处理器中的完整的兼容IEEE-1588 2008版本的系统。处理器的TSYNC模块探测传入和传出的IEEE-1588消息以及使用硬件标记事件消息的时间戳。IEEE-1588协议栈完成标准要求的消息交换。TSYNC驱动负责读写和调整TSYNC时钟，以及使用MAC控制器驱动发送和接收以太网MAC层（开放式系统互联的第二层）消息。同时也完成控制律和过滤P2P延时测量。以太网PHY芯片采用美国国家半导体的DP83848，因为它具有低的延时抖动特性。采用处理器50 MHz系统时钟作为TSYNC模块的时钟源。

2 ADSP_BF518处理器的TSYNC模块

ADSP_BF518拥有一个内置的EMAC模块，具有支持由额外的TSYNC模块扩展的包含在IEEE-1588标准协议内的EMAC功能的能力；同时额外的特性是支持以太网中广泛的IEEE-1588应用。图2所示是TSYNC模块的框图。

ADSP_BF518处理器具有如下特性：

(1)包探测：ADSP_BF518处理器能够探测和提供硬件时间戳给所有的IEEE-1588事件消息，包括传入和传出包。IEEE-1588系统的精度主要依赖于事件消息的时间戳精度和时间戳标记的时机，因为这些影响了路径延时对称和不变的前提要求。TSYNC模块一直监视MAC控制器与以太网PHY之间的硬件接口(即MII层接口)，并为任何时候探测到的事件消息生成硬件时间戳。由于物理层对报文传输的延时很小且几乎无延时波动，因而可以得到很高的时间标记精度[6]。事件消息的探测被设计为可编程的，基本可配置为支持IEEE-1558 2002版本或IEEE-1588 2008版本。此外，此种可编程特性允许支持IEEE-1588将来的版本，也可以支持需要时间戳的通用协议，包括配置打入时间戳到进入或传出的每个以太网包。

(2)灵活的时钟源：本地时钟的属性对于IEEE-1588系统的性能至关重要。为满足各种应用的需求，ADSP_BF518处理器允许本地时钟源有3个选项：系统时钟、外部时钟、以太网时钟。如果应用程序有特定的时钟要求，可选择外部时钟以提供定制的时钟源。以太网时钟的选择可以提供很好的精度，如果主从设备连接在同一个回路，因为参考时钟来自以太网线，所以两个设备运行相同的时钟。通常的应用可以选择系统时钟作为时钟源。被选的时钟源也是由TSYNC模块驱动，并通过特定的ClockOut引脚作为处理器的一个输出，被系统的其他部分用来获取本地时间信息。

(3)可调时钟：TSYNC模块的可调时钟是基于加数器的时钟。如图3所示，输入固定的时钟信号，输出一个脉冲变少了的输入信号：每一次输入时钟，加数器的值会被加到累加器，每次累加器的溢出产生的进位会驱动本地时间计数器，时间计数器是以脉冲的数目表征本地时间信息。可以通过改变加数器的值来调整本地时钟的频率，因为加数器决定累加器溢出的频率，从而决定本地时钟计数器增加的频率，因而可达到调整本地时钟的目的。如式(1)所示，Fin是输入时钟的频率，A是加数器的值，Fout是本地时钟频率。

3 影响时钟同步精度的因素

在IEEE1588精确时钟协议进行主从时钟同步的过程中，由主时钟先发送同步报文。从时钟收到同步报文时，根据同步报文中的时间戳和线路延时计算出与主时钟的偏差，对本地时钟进行调整。

在同步过程中，要满足一些基本的前提条件。其中包括：同步系统子网内的主从时钟通信传输延时须对称，如不对称不可忽略，则必须做出补偿；时钟内的晶体振荡器应具有足够好的固有稳定性。同步计算方式如下：

式中：D为主从时钟线路的平均延时(D的存在是因为从时钟得到的时间是主时钟发出包的时间戳，Tmk-Tsk是主从时间差)，在系统启动时设为默认值0；Ok为第k次同步时从时钟计算出的与主时钟的偏差；Tmk和Tsk分别为第k次同步时，主时钟和从时钟在底层记录的时间戳；T为本次同步修改系统时钟前的PTP系统时间，T为本次同步后的PTP系统时间[7]。

主从时钟通过交换时间消息的方式达到同步，存在如下局限性：

(1)主时钟发送携带时间信息的广播报文的时间间隔不能无限大。因为从时钟将使用自身精度低的振荡器打入时间戳到接收到的广播报文，如果报文的时间间隔过大，会导致主从时钟随着时间的推移偏差逐渐增大。如式（1）主从时钟振荡器的特点不同引起的偏差Ok，如果时钟内的晶体振荡器的固有稳定性不够好，那么偏差Ok会更大，间隔时间内产生的同步误差就更大。

(2)如式(1)所示，主从时钟的线路延时存在一定的误差D，增加了额外的偏移值，间隔时间内产生的同步误差也就相应地增加。

(3)如果路径平均延时D在主从时钟间不对称，即无法通过平均值计算得到D，那么随着D的准确度降低，将进一步导致主从时钟间的同步精度降低。

4 主从时钟延时计算和调整从时钟时间的实现

如式(2)中Ok=Tmk+D-Tsk所示，Tmk和Tsk分别为第k次同步时，主时钟和从时钟记录的时间戳，为已知的时间信息。因此只要计算出平均路径延时D，就可以得出Ok，从而最终算出同步后的从时钟时间T。

主从时钟的振荡器越相似，则平均路径延时D越准确，那么从时钟同步时间的精度就越高。IEEE-1588协议提供以下方法提高平均路径延时D的准确度：

(1)由于主从时钟设备对同步报文的协议栈处理和操作系统调度存在不确定的延时抖动，造成平均路径延时D变化大，准确度降低，从而降低了同步精度。IEEE-1588提出越往底层打上时间戳，精度越高。从而消除了软件处理带来的不确定性延时抖动，提高了同步精度。

(2)在IEEE-1588第二版本引入的对等时钟中，对不对称的路径延时必须做出修正，提高了平均路径延时D的准确度，从而提高了同步精度。

更新版本的IEEE-1588 2008进一步引入了对等时钟延时机制，同时增加了3个额外的事件消息，分别为PdelayReq、PdelayRespFollowUp和PdelayResp。图4所示包括对等时钟的事件消息交互过程以及时间戳产生的时刻和过程。

如图4所示，可以把延时计算分为两个过程：主时钟到从时钟的延时和从时钟到主时钟的延时。

4.1 主时钟到从时钟的延时计算过程

SYNC和FollowUp消息是由主时钟发出，从时钟对消息作出响应并计算出主时钟到从时钟的传输延时[8]。

主时钟设备读取软件时间戳Tm1，插入到SYNC消息中，然后发送此消息。接着在SYNC消息离开设备时，主时钟设备物理层会自动在SYNC消息中的相应字段打上硬件时间戳。SYNC消息到达从时钟时，从时钟物理层打上硬件时间戳T，随后被从时钟软件接收，标记软件时间戳Ts1。从时钟软件读取接收硬件时间戳T，以便计算主时钟到从时钟的传输延时。如果没有传输延时，则Ts1′＝Tm1′+Tms成立，其中Tms是主从时钟间的时间差。1588 协议的最终目标就是要补偿该时间差。

SYNC发送完成后，主时钟设备软件读取SYNC消息时间戳单元的离开时间T，并把T插入到FollowUp消息中，然后在软件时间戳Tm2发送FollowUp消息。FollowUp消息在从时钟设备的软件时间戳Ts2收到。此时，从时钟设备软件有两个时间点T和T，分别为SYNC到达时间戳和SYNC离开时间戳。主从时钟路径延时Tmsd：

4.2 从时钟到主时钟的延时计算过程

PDlayReq消息由从时钟设备发送，主时钟接收到PDlayReq消息后，发送PDlayResp消息作为回应。通过此过程，从时钟设备可以计算出从时钟到主时钟的传输路径延时。

如图4所示，在时刻Ts3，从时钟设备软件读取当前的系统时间Ts3，并插入到PDlayReq消息中，然后发送出去。发送完成后，从时钟设备软件读取消息离开设备的硬件时间戳T，并等待主时钟设备的回应。

随后PDlayReq消息到达主时钟设备，物理层标记硬件时间戳T，且在软件时间戳Tm3时刻被主时钟设备软件处理。软件读取PDlayReq消息到达主时钟设备的硬件时间戳T，并插入到PDlayResp消息中，然后在软件时间戳Tm4时刻发送给从时钟。当从时钟设备软件在软件时间戳Ts4接收到PDlayReq消息时，从时钟设备软件读取该消息硬件时间戳T。此时，从时钟设备软件具有两个已知时间戳T，可以得出从时钟到主时钟的延时计算公式：

在式（3）、式（4）中，有一个未知量即主从时钟间的时间差Tms，所以不可能求解出Tmsd或Tsmd。然而IEEE-1588协议的一个重要的假设为“传输路径是对称的”，即Tmsd=Tsmd=Td。那么可以得出平均路径延时Td：

从时钟需同步于主时钟的时间，以上所有的计算由从时钟完成。从时钟从主时钟设备的FollowUp消息中得到T，接收FollowUp消息后得到自身的接收硬件时间戳T，发送PDlayReq消息得到自身的发送硬件时间戳T以及从主时钟设备PDlayResp消息中抽取的硬件时间戳T。

4.3 从时钟时间调整

计算出从主时钟之间的时延后，需对从时钟作出时间调整。这里包括两方面：(1)需加上与主时钟的绝对偏差以调整自身的绝对时间；(2)调整自身的时钟频率与主时钟同步。

如图5所示，调整从时钟的控制律，从时钟与主时钟之间的差别驱动了可调时钟的运行。可调时钟分两个步骤进行，使得从时钟的时间增长不产生向前跳跃或向后折回：(1)当时间差大于1 s时，从时钟采用绝对时间调整；(2)当时间差在1 s内时，从时钟采用频率调节。

5 试验测试结果

测试环境是采用两块时钟板卡直接连接进行主从时钟的对时，主从时钟输出的PPS通过示波器保存处理。图6所示是实验测试数据，横坐标为对时次数，纵坐标为主从时延，单位为ns。

正值处理后的主从时钟对时数据如表1所示。实验数据表明，主从时钟对时精度在100 ns之内，且有90.26%的数据在50 ns内。

由实验测试数据可知，对时精度满足电力系统应用的要求。可以得出结论：(1)通过本文介绍的在MII层标记硬件时间戳的方式，可以消除操作系统和协议栈处理产生的延时，更精确地标记硬件时间戳，从而提高了对时精度；(2)以太网PHY芯片采用美国国家半导体DP83848，因为它具有低的延时抖动特性，百兆网速的点对点主从对时产生的物理层延时抖动非常微小。

参考文献

[1] IEC 61850.Communication networks and systems in substa-tions[S].2003.

[2] 国家电网公司.智能变电站技术导则[Z].2009.

[3] 王水鱼，魏传均.基于IEEE 1588的智能变电站时钟同步技术研究[J].微型机与应用，2012，31(23)：78-81.

[4] 黄健，刘鹏，杨瑞民.IEEE 1588精确时钟同步协议从时钟设计[J].电子技术应用，2010，36(7)：91-97，108.

[5] 魏丰，孙文杰.IEEE-1588协议时钟同步报文的精确时间标记方法研究[J].仪器仪表学报，2009，30(1)：162-169.

[6] 胡永春，张雪松，许伟国，等.IEEE-1588时钟同步系统误差分析及其检测方法[J].电力系统自动化，2010，34(21)：107-110.

[7] 陈炯聪.IEEE 1588同步技术在电力系统中的应用[M].北京：中国电力出版社，2012.

[8] IEEE Std.1588-2008.1588 IEEE standard for a precision clock synchronization protocol for networked measurement and control systems[S].2008.

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