SiC 电力电子学产业化技术的创新发展

0 引言

以 Si 金 属 － 氧 化 物 － 半导体场效应晶体 管( MOSFET) 、Si 绝缘栅双极晶体管 ( IGBT) 和二极管为代表的 Si 电力电子学，以其优良的材料质量、易于加工、可低成本大规模生产和可靠性高等特点，目前仍是电力电子领域的主导技术，虽然目前仍在缓慢发展，但经过 30 余年，器件性能已经接近 Si 材料的极限。电动汽车、光伏、风能绿色能源、智能电网等新的电力电子应用的发展，迫切要求电力电子器件在性能上更新换代。而宽禁带半导体 SiC 电力电子器件与 Si 同类器件相比，具有更高的关断电压、低一个数量级的导通电阻、更高的工作频率和更高的功率密度。在 21 世纪初，4HSiC 肖特基势垒二极管 ( SBD) 已 开 始 商 用 化，2010 年起，以 SiC MOSFET 为代表的 SiC 晶体管也相继进入工程应用，而 SiC IGBT、门极关断晶闸管( GTO) 等功率器件尚处于研究和开发中，同时SiC 新一代电力电子学的应用创新也有了快速的发展。随着电动汽车等绿色能源产业化的进展，人们开始推动 SiC 电力电子学产业化的发展，克服制约其发展的瓶颈: 如成本、强度和长期可靠性以及应用的生态，在大尺寸 SiC 单晶，低成本 SiC 功率器件制造，SiC 二极管以及 SiC MOSFET 等性能更好、强度及可靠性更高的器件、封装和模块，发挥 SiC电力电子学优势的应用创新等产业化技术方面已获得长足进步。本文综述了 SiC 电力电子学产业化技术的发展和未来发展趋势，介绍了 SiC 电力电子技术的最新进展。

1 大尺寸 SiC单晶

为了不断降低 SiC 器件的成本和加快 SiC 材料的产业化，增大 SiC 单晶的直径是 SiC 单晶生长技术的一个重要研究方向。目前，市场上的 SiC 衬底正从直径 4 英寸 ( 1 英寸 = 2. 54 cm) 向 6 英寸转变，6 英寸的 SiC 衬底逐渐成为近期市场的主流，8 英寸的 SiC 单晶也已开发成功，并将于 2024 年进入量产。近两年大尺寸 SiC 单晶生长的技术创新向增大尺寸、提高性能、降低缺陷密度和降低应力的方向发展。

占世界 SiC 晶圆市场约 60%的美国 Cree 公司为了适应未来电动汽车和 5G 通信的发展，2019 年5 月宣布未来 5 年将投资 10 亿美元 ( 其中 4. 5 亿美元 用 于 8 英 寸 晶 圆 量 产) 扩 大 SiC 晶 圆 的 产能［1］，与 2016 年 7—9 月期间的产能相比，2024年的 SiC 及 GaN 器 件 ( SiC 衬 底 的 GaN 射 频 器件) 、SiC 晶圆的产能将分别扩大到 30 倍。届时 6英寸的 SiC 晶圆产能将提高 18 倍 ( 按晶圆片面积计算) 。该公司在 2019 年完成了首批 8 英寸 SiC 晶圆样品的制备，到 2024 年 8 英寸晶圆将实现量产。

为了充分实现 SiC 基器件的优良性能，高质量 SiC单晶的生长和晶圆是关键技术。2019 年，天科合达半导体公司的 C. J. Liu 等人［2］报道了高质量的 4英寸、6 英寸的 n 型和半绝缘 SiC 单晶的大规模生产。据统计，该公司实现了单晶中微管密度低于0. 5 cm－2，以及 n 型和半绝缘 SiC 单晶的电阻率分别低于 0. 02 Ω·cm 和 108 Ω·cm。通过采用高温化学气相沉积 ( HTCVD) 方法生产 150 mm 衬底可进一步降低 SiC 单晶的生产成本。人们注意到随着SiC 晶体直径的增加，由于晶锭应力的增加会形成更多的裂缝，通过控制晶体中的温度分布，可以减少这种应力。2020 年，日本电装公司的 T. Okamoto等人［3］报道了采用 HTCVD 方法制备的 150 mm 4HSiC 衬底降低了成本，并通过对生长炉内部结构的设计减小单晶径向的温度差，最终减少了可导致形成裂缝的应力。为了继续满足对 150 mm SiC 衬底不断增长的需求量，使用两种方法对采用 SiC 标准物理气相传输 ( PVT) 法的晶体生长工艺进行了调整，其目的是增加晶体的高度而不影响晶体质量或制备工艺周期，这两种方法均涉及封装设计的调整。2020 年， 美国杜邦电子和成 像公司的I. Manning 等人［4］报道了用于 150 mm 晶圆生产的4H-SiC 晶体生长的研究进展。通过调整 PVT 单元配置，使 n 型 4H-SiC 单晶的生长速率增加 40%，并分析了生长速率增加对制备的 150 mm 晶圆的弓度、扭曲和位错密度的影响。分析结果表明，虽然生长速率增加 40%后，未发现对晶圆弯曲和变形有显著影响，但偶尔观察到晶圆局部失去了平面结构的稳定性。弹性模量和电阻率的测量结果表明机械刚度与氮浓度呈非线性关系。通过 X 射线形貌学 ( XRT) 成像和 KOH 腐蚀坑的分析证实，由于轴向生长速率的增加而没有形成额外的基面位错( BPD) 缺陷。

SiC 衬 底 上 的 螺 位 错 ( TSD ) 和 刃 位 错( TED) 会导致 SiC SBD 的反向漏电流，基面位错会对外延工艺过程中堆积层错的生成产生影响，导致 SiC 双极型 pin 二极管的正向压降漂移。因此，为了制造性能更高的器件，有必要在 SiC 单晶衬底上进一步减小位错缺陷的密度。2020 年，河北省同光晶体有限公司的 F. S. Zhang 等人［5］报道了具有低位错缺陷的 6 英寸 n 型 SiC 单晶的生长。通过优化生长工艺和温度场分布，在 PVT 生长时采用略凸的温度场分布，所生长的 6 英寸 n 型 SiC 单晶的位错缺陷密度为 3. 0×103 cm－2。具有低缺陷密度的高质量 SiC 外延层需要生长在具有低晶体缺陷和低翘曲值的高质量 SiC 衬底上。因此，严格控制工艺参数是至关重要的，以便在生长步骤及冷却至室温的步骤中减少残余应力的形成，以及减小最后 SiC晶圆产品的翘曲和缺陷密度。2020 年，韩国先进技术研发中心的 J. Park 等人［6］报道了采用收缩率更高的粘接剂，使籽晶与支架在冷却过程中分离，最终得到 6 英寸 4H-SiC 单晶的方法，该方法制备的 SiC 单晶的变形值和摇摆曲线值均小于采用传统方法制备的 SiC 单晶。该研发中心还通过调整生长炉的热区设计，包括 SiC 籽晶夹具的新设计和新材料，以减小 SiC 晶锭生长时的应力和减小 6 英寸SiC 晶圆的翘曲。

2 低成本 SiC功率器件制造

在大规模生产 Si 器件的加工线上制造 SiC 器件，可利用其规模经济，成为降低 SiC 器件成本的关键之一。通过对 150 mm 和 200 mm 的 Si 加工线的再利用，生产 SiC 功率器件所需的投资相对较小，仅需在加工线上补充支持独特的 SiC 工艺，如高温注入和退火、欧姆接触的形成、背后处理等工艺的 设 备。该技术路线经北卡罗来纳州立大学( NCSU) 的研究开发，已在 6 英寸加工线上生产出 1. 2 kV 的 4H-SiC 功率器件 ( MOSFET、双向场效应晶体管 ( BiDFET) 、结型势垒肖特基 ( JBS)整流器) 和 JBSFET、15 V 驱动电压的 600 V 4HSiC MOSFET、2. 3 kV/5 A 的 4H-SiC Ti 和 Ni JBS整流器，以及在 4 英寸加工线上生产的 3. 3 kV 4HSiC 平面栅 MOSFET。

由美国能源部的 “PowerAmerica”项目资助，2015 年 NCSU 承担了在 X-Fab 加工线上开发制造功率 FET 和 JBS 整流器的工艺流程，以鼓励更多的公司 在 美 国 本 土 生 产 器 件。2018，该 大 学 的B. J. Baliga 等 人［7］ 发 布 了 PRESiCETM 工 艺: 制 造SiC 电子器件的工程化工艺。该工艺制备 SiC MOSFET 功率器件需 10 块掩模版，用于包含对准掩模、p 基区注入、边缘终端结终端扩展 ( JTE) 、p+接触、n+源区、有源退火、栅氧化、栅电极 ( 多晶Si) 、插入层介质、欧姆接触及肖特基金属化、顶层金属化和钝化等工艺流程。采用该工艺在 X-Fab加工线上成功制造了 1. 2 kV 额定电压的最先进的4H-SiC 功 率 器 件 ( MOSFET、BiDFET、JBS 整 流器) ，其中 BiDFET 是四端双向功率开关，单片集成了两个 JBSFET 器件。此外，还成功实现将 JBS整流 器 与 功 率 MOSFET 结 构 集 成，创 建 了 功 率JBSFET 器件，节省了约 40%的芯片面积，并减少了一半的封装数量。2016 年，NCSU 在 X-Fab 加工线上对使用该工艺制造这些功率器件进行了工艺确认。

2019 年，NCSU 的 A. Agarwal 等人［8］在 6 英寸Si 商业加工线上制造了栅氧化层厚度减小至 27 nm的 600 V 4H-SiC MOSFET，其栅氧化层厚度是此前报道的同类器件的一半，证明了减小栅氧化层厚度的 SiC MOSFET 可以在较低的栅电压下工作，与 SiIGBT 栅驱动电压 ( 15 V) 兼容。该器件采用平面栅极－反型沟道结构的 SiC 功率 FET，栅氧化层厚度为 27 nm，沟道长度为 0. 5 μm，漂移区的掺杂浓度和厚度分别为 2. 4×1016 cm－3和 6 μm，采用该大学开发的 PRESiCETM工艺制备。该器件的高频品质因子 ( HF-FOM) 首次超过 600 V P7 Si 商用 CoolMOSTM产品，统计参数分布数据和晶圆级的测量图证明该器件具有优秀的成品率和一致性。在需要更高工作 频 率 的 应 用 中，SiC 功率器件将取代 Si IGBT 以减小无源电路元件的尺寸、质量和成本。

SiC 功率器件商用化的最大障碍是其高生产成本。通过采用已经升级到具有制造 SiC 器件特有工艺步骤的量产 Si 加工线，可以减少制造该类器件的生产成本。2020 年，NCSU 的 B. J. Baliga［9］报道了在6 英寸商业加工线制造 SiC 功 率 器 件 的 第 三 代PRESiCETM技术。该技术由 NCSU 在 6 英寸的商业加工线 X-Fab 上开发，用于生产 1. 2 kV SiC JBS 整流器和功率场效应管。该技术通过三个连续批工艺流片而获得确认。晶片测量图和参数分布结果表明，所制造器件的性能在晶片内、在同一批次的晶片与晶片之间、在批次与批次的晶片之间均具有良好的一致性。采用该技术制造器件的总成品率超过90%。由 p+区屏蔽的肖特基接触所组成的高电压4H-SiC JBS 整流器，由于可减少较大的反向恢复开关损耗而具有超过硅 pin 二极管的性能优势。设计该器件时，通过 JBS 单胞设计的优化可实现低的导通压降和减小在反向偏置电压下的泄漏电流。2020年，该大学的 A. Agarwal 等人［10］又报道了在 6 英寸商业加工线制造的 2. 3 kV/5 A 的 4H-SiC Ti 和 NiJBS 整流器。模拟结果表明，p+离子注入的横向延伸结构增加了 JBS 整流器的导通电阻，减小了泄漏电流，但并未影响膝电压。实验结果表明，采用Ni 或 Ti 的肖特基接触的 4H-SiC JBS 整流器，其关断电压均为 2. 3 kV，在 150 ℃ 下仍具有优异的导通压降性能和较低的泄漏电流。

除 了 由 “PowerAmerica ” 项 目 所 支 持 的PRESiCETM技术以外，许多外包制造器件的设计公司还需要除 X-Fab 以外的其他 SiC 功率器件加工线。2021 年，NCSU 的 A. Agarwal 等人［11］ 采用第五代 PRESiCETM 技术在 4 英寸商业加工线制造了3. 3 kV 4H-SiC 平面栅 MOSFET。他们成功地制造了积累沟道 MOSFET 和反型沟道 MOSFET，并对两种类型器件的电特性进行了比较。当器件的关断电压为 3. 3 kV 时，积累沟道 MOSFET 的比导通电阻可下降到反型沟道 MOSFET 的 1 /1. 4。该器件的比导通电阻是理想值的 3 倍，与目前最先进的技术一致。由于两种器件具有相同的结构，其反向传输电容测试值相近。SiC 功率 FET 的高频性能可以用HF-FOM 来进行比较，比较发现积累沟道 MOSFET的 HF-FOM 比反型沟道 MOSFET 的好 1. 2 倍。晶圆成品率数据表明，栅－源短路是限制成品率的主要因素。

3 更高性能、可靠性及强度的 SiC功率器件

广泛使用 SiC 功率器件的先决条件是其要具有更好的性能、更高的可靠性和强度，为此人们对SiC 二极管和 SiC MOSFET 这两种主流电力电子器件的性能、可靠性和强度的关键技术进行了攻关。同时对更大电流和更高击穿电压的 SiC IGBT 和 SiCGTO 进行了研究开发。

3. 1 SiC二极管

虽然 SiC 二极管已进入商用多年，但其创新仍然在继续。为了适应 SiC 电力电子产业化发展的要求，SiC 二极管向更高性能、更高可靠性和更高强度方向继续发展。近两年在实现更高性能方面的技术创新有: 肖特基二极管与 pin 二极管组合的新结构、浮动结 JBS 二极管结构、JBS 整流器的沟槽浮动限制环结构、pin 二极管的浮动 p 型埋层区结构、p++ /p /n－漂移层/n+结构和具有 65 级场限环的漂移阶跃恢复二极管。在实现更高可靠性方面的技术创新有: 建立多芯片并联的混合 pin 肖特基 ( MPS)二极管模块的寿命模型; 采用再复合增强缓冲层结构以抑制 pin 二极管的双极退化。在实现更高强度方面的技术创新有: 为提高抗雪崩能力和鲁棒性，对 MPS 二极管和 JBS 二极管的 p+区宽度进行优化设计及 JBS 二极管 p+区之间较窄间距的设计; 为提高抗浪涌电流的能力，对 MPS 二极管的等离子体扩散层结构的设计，SiC 雪崩二极管的台面结构的设计及 JBS 二极管的同心六边形阳极布局的设计。

2018 年，德国英飞凌公司［12］推出 CoolSiCTM系列的第五代肖特基二极管结构，该结构为肖特基二极管与 pin 二极管的组合，在 n 型掺杂区上面增加了 p 型掺杂的窗口，可同时结合两种二极管的优点于一身。器件正常工作时肖特基二极管导通，因为肖特基二极管没有反向恢复过程，所以器件可以工作在非常高的频率下; 当导通大电流时，因为 pin二极管的正向压降小于肖特基二极管，此时 pin 二极管导通，可获得更低的正向电阻从而允许大电流通过。因为采用了 SiC 材料，在相同的耐压等级下，器件衬底可以做得非常薄，以降低正向压降，增加热传导性。该 CoolSiCTM肖特基二极管相比于前代产品，导通损耗降低了 30%。与此同时，其具有业界最优的抗浪涌电流能力，大约为额定电流14 倍。传统结构的 SiC JBS 需要在击穿电压和比导通电阻之间进行权衡，限制了器件性能的进一步改善。为了解决这个问题，浮动结 ( FJ) 的结构被用于 SiC 功率二极管。该新结构可以调节漂移区的电场分布，在保持比导通电阻不变的情况下大幅改善击穿电压。2020 年，西安电子科技大学的H. Yuan 等人［13］报道了高性能 4H-SiC 浮动结 JBS二极管。该器件的外延层厚度为 30 μm，掺杂浓度为 6×1015 cm－3，FJ 结构位于外延层的中间。该器件的击穿电压和微分导通电阻分别为 3. 4 kV 和5. 67 mΩ·cm2，与传统的 JBS 相比，其击穿电压提高了 33. 3%，比导通电阻仅上升了 6. 2%，相应的 Baliga 优值 ( BFOM) 为 8. 16 GW/cm2。为了获得更好的反向性能，终端结构设计对于 4H-SiC 功率器件非常重要，因为其可缓解结曲率效应。常用的浮动限制环 ( FLR) 终端结构会降低工艺宽容度，在器件中占用的区域更大，而沟槽 FLR 无需任何额外的制造工艺，同时可有效提高器件击穿电压。2020 年，该大学的 H. Yuan 等人［14］还报道了用于 4H-SiC JBS 整流器的沟槽 FLR 的特点和鲁棒性。实验结果表明，与平面 FLR 相比，第一环间距窗口的终端效率超过平行平面的 80%。模拟结果表明，沟槽 FLR 的设计存在一个最优的槽深度，而较小的槽侧壁角可实现更均匀的表面电场。与具有相 同 击 穿 电 压 的平面 FLR 相 比，槽 深 度 为0. 5 μm和 1. 0 μm 的 沟 槽 FLR 可以分别节省约8. 6%和 19. 2%的终端面积。多次重复的雪崩电流应力测量结果表明，对于击穿电压的漂移，沟槽FLR 终端结构具有更好的鲁棒性。

由于受电导调制效应的影响，SiC pin 二极管在先进的脉冲功率、高功率转换和电网系统等设备中的应用十分具有吸引力，其能同时处理大电流和承 受 高 电 压。2020 年，中国电子科技大 学 的J. M. Luo 等人［15］报道了一种独特的 4H-SiC pin 二极管以提高正向导通能力。其结构特点是在 30 μm厚的 n 型漂移层中增加了一个浮动 p 型埋层区，使得阳极区域边界附近的电场增强，从阳极区域注入的载流子数量增加。仿真结果表明，在 5 V 正向电压下，具有 p 型埋层区的 pin 二极管的正向电流密度比传统 pin 二极管高 28. 8%，同时其击穿电压可达 4 350 V。漂移阶跃恢复二极管 ( DSRD) 是专为启动开关而设计的，可以将纳秒脉冲高电压换相进入负载。基于 DSRD 的纳秒高压脉冲发生器可以满足超宽频雷达、激光驱动、材料改性和生物研究的需求。SiC DSRD 比 Si 的同类器件具有更高的开关电压和更快的电压上升速率。2020 年，该大学的 R. Z. Sun 等人［16］报道了用于纳秒高压紧凑型高重复率脉冲发生器的 10 kV 4H-SiC DSRD。该器件基于 n+型 4H-SiC 衬底，采用 p++ /p /n－漂移层/n+( 1 /4 /85 /180 μm) 的结构、65 级场限环，台面腐蚀以及多路两级锐化电路，实现了基于 SiC DSRD的高效紧凑的纳秒高压脉冲发生器。该器件的关断电压大于 10. 9 kV，开启电压为 3. 41 V，在 4. 4 V下导通电流为 12. 6 A。高压脉冲发生器的最大输出电压为 10. 56 kV，上升时间为 1. 75 ns，最大工作频率可达 1 MHz。

在功率模块中芯片布局和位置所产生的差异会影响模块的热机械性能，进而影响功率循环性能，并使广泛用于标准功率模块的寿命模型 ( 如 CIPS 08 模型) 失去其有效性。2020 年，德国不莱梅大学的 F. Hoffmann 等 人［17］ 对由多个芯片并联的1 700 V SiC MPS 二极管模块的功率循环性能和寿命进行了测试和估算。在不同的温度变化下对功率模块进行了多次功率循环试验，试验条件为: 负载电流为 320 ～ 425 A，结温波动为 60 ～ 104 K，失效机理为芯片焊料层退化。结果显示，模块性能低于CIPS 08 寿命模型 ( 失效的功率循环次数和结温变化的关系曲线) 的预测，在增加一个 0. 32 的倍数因子后，该模型可在 60～ 100 K 温度变化范围内正确反映测试结果。双极退化是严重阻碍 4H-SiC 双极型器件发展的一种缺陷。在电子－空穴复合条件下，该缺陷来自于基面位错的肖特基型堆积层错的延伸。2020 年，中国科学院苏州纳米技术与纳米仿生研究所的 T. Ju 等人［18］通过生长再复合增强缓冲层以抑制 4H-SiC pin 二极管的双极退化。该方法的目的是防止少数载流子空穴到达外延层/衬底界面，因为该界面存在高密度的基面位错片段。制备了具有 N 掺或 Ti、N 共掺缓冲层的 4H-SiC pin 二极管，在正向电流密度为 200 A/cm2条件下进行了1 h 的测试，结果表明具有 Ti、N 共掺缓冲层的二极管的正向压降的稳定性得到了较大的提高。

SiC MPS 二极管的抗浪涌电流性能优于 SiCJBS 和肖特基二极管，这是由于较宽的 p+区结构增强了少数载流子注入。与肖特基二极管相比，这种p+区结构也可以提高器件的雪崩能力。然而，目前缺乏对 SiC MPS 和 JBS 二极管雪崩鲁棒性的评估与研究，雪崩能力与结构设计之间的相关性尚不清楚。为此，2020 年，浙江大学的 L. Liu 等人［19］研究了 1 200 V 4H-SiC MPS 二极管和 JBS 二极管的雪崩能力，发现宽 p+区的宽度 ( W) 对器件的雪崩能力有很大的影响。实验结果表明，当 W 为 3 ～8 μm时器件雪崩能力随着 W 增加而增加; 当 W 超过 8 μm 时雪崩能力则会下降。TCAD 模拟结果表明，器件在雪崩条件下的电场集中于 pn 结的拐角处，导致雪崩电流集中和电流分布不平衡的问题。当 W 为 3～8 μm 时，电流的不均匀系数随着 W 增加而下降，当 W 超过 8 μm 时电流的不均匀系数会增加，与实验结果一致。制备了一个具有最优设计( W= 8 μm) 的 MPS 二极管结构，通过实验证明其雪崩能力提高了 9% ～ 28%。SiC JBS 二极管通常用作续流二极管，与功率开关晶体管 ( MOSFET 或 Si IGBT) 并联使用。当开关工作在具有未钳位的电感负载情况下，会发生雪崩事件，为此续流二极管将承受高电压和大电流，由能耗引起的过温会导致器件退化，甚至失效。因此，有必要研究 SiC JBS二极管的雪崩可靠性。2020 年，该大学的 L. Liu等人［20］还研究了 1 200 V SiC JBS 二极管的单脉冲雪崩鲁棒性并进行了分析。采用未钳位的电感开关电路进行检测以获得器件的雪崩能力，发现 p+区之间间距较窄的 JBS 二极管展现出更高的雪崩鲁棒性 ( 提高了约 5% ～ 8. 5%) 。仿真分析表明，在雪崩模式中存在电流的聚集，且随着 p+区间距的增加，电流聚集会更严重。电流局域化会导致电流聚集和不平衡的电流分布，并导致有效功耗面积的减小和更高的结温，这对器件的雪崩鲁棒性是不利的。一般认为，器件中 p+区面积占比和 pn 结的开启电压是决定 MPS 二极管的抗浪涌电流能力的关键因素。然而，由于 MPS 二极管中各个单胞同时包含 pn 结和肖特基结，该结论并未考虑每个单胞中的不平衡电流分布。另外，一个 MPS 二极管结构中包含两种类型的 p+区 ( 窄的和宽的) ，当 pn结开启时，只有宽 p+区可以开启而窄 p+区的开启电压要高得多，这可能加剧不平衡电流分布并削弱器件的抗浪涌电流和能量的能力。为此，2020 年，该大学的 N. Ren 等人［21］ 报道了一种 1. 2 kV SiC MPS 二极管，引入了等离子体扩散层的新颖的结构设计，可以显著提高器件抗浪涌电流的能力。等离子扩散层能将双极电流从宽 p+区分散到其他部分，并能改善在浪涌电流条件下器件中不平衡的电流分布。结果表明，相比传统的六边形设计，采用新结构设计的器件，其最大允许通过能量增加了20%，并使器件的抗浪涌电流能力提高了 10%。

功率器件的开关速度非常快，以至于由寄生电感所感生的浪涌电压变得难以忽视。将 Si 雪崩二极管用于重型缓冲器电路作为浪涌抑制器是不错的选择，但由于高压区域的空间电荷电阻的快速增加，器件的钳位电压被限制在 300 V。为了突破这个限制，2020 年，日本先进电力电子研究中心的M. Yamamoto 等人［22］报道了通过采用 430 V 台面结构的 SiC 雪崩二极管实现浪涌吸收。为了评估该器件的浪涌吸收能力，施加的开关电流为 100 A，对应 于 直 径 0. 6 mm 的二极管的电流密度为35. 4 kA/cm2。结果表明，即使对于这样较大的电流密度，该器件仍成功实现了浪涌吸收而并无损坏。通过减小 SiC MOSFET 和 SiC 雪崩二极管之间的杂散电感，如采用共组装结构，对于发生高速开关事件时器件实现优秀的浪涌吸收性能是至关重要的。由于 SiC 肖特基二极管和 JBS 二极管的反向恢复电荷极少，因而具有接近于零的开关损耗，是用于功率因子校正 ( PFC) 电路的理想器件。然而，PFC 电路的输入级通常会承受到高浪涌电流事件，因此每一个功率器件抗高浪涌电流的强度对于整个变换器的安全和效率是至关重要的。2020 年，英国剑桥 大 学 的 N. Donato 等 人［23］ 分 析 了 3. 3 kV/20 A 4H-SiC JBS 整流器承受单次和重复的浪涌电流事件时，器件的阳极布局对其性能的影响。通过2D/3D 有限元模拟，结果表明，无论热网络如何，器件采用阳极同心六边形布局设计在单次和重复的浪涌电流实验中都显示出优越性能。这一结果可由围绕内部和外部环的电流和静电势电压来解释，后者是对早期的双极模式激活的响应。选择不同的阳极布局可以改善器件关态的泄漏电流，由于同心六边形布局设计使器件性能在导通损耗和抗浪涌电流的能力之间得到了最好的折中，使其优于基于条状布局的设计。

3. 2 SiC MOSFET

SiC MOSFET 比 SiC 二极管进入工程应用晚 10年，其进入产业化的关键技术攻关更加活跃，在提高性能、可靠性和强度三方面的创新研究都有较大进展。近两年在提高性能方面的技术创新有: 具有综合性能优势的 CoolSiCTM MOSFET 中优化的先进沟槽工艺和快速内部续流二极管; 可改善比导通电阻的多种超结与鳍式场效应晶体管 ( FinFET) 的结构设计创新，如 3. 3 kV 4H-SiC MOSFET 的漂移层半超级结的结构，4. 5 kV SiC MOSFET 的电荷平衡漂 移 层 结 构，1. 2 kV 4H-SiC 超 级 结 V 型 槽MOSFET 的较强工艺鲁棒性的终端设计，3. 3 kV级的 SiC MOSFET 超 级 结 的 结 构，4H-SiC 沟 槽MOSFET 深 p 层设计，基于 FinFET 效应的 55 nm超窄体 SiC MOSFET 和三栅 SiC MOSFET; 在改善稳定性方面有高 k 栅极介质和具有优越的阈值电压稳定性能的 1. 2 kV 垂直功率 SiC MOSFET。

目前德国英飞凌公司［24］研发的 650、1200和1700 V CoolSiCTM MOSFET 单管产品，基于经过优化的最先进的沟槽工艺，可实现目前为止最低的应用损耗与最高的运行可靠性。CoolSiCTM单管产品采用 TO 和 SMD 封 装，电 压 等 级 为 650、1 200 和1 700 V，额定导通电阻为 27～1000 mΩ。CoolSiCTM沟槽技术可实现灵活的参数设置，并籍此在相关产品组合中实现针对具体应用的特性，如栅源电压、雪崩规格、短路能力或适用于硬开关的内部的体二极管。该类器件适用于硬开关和谐振开关拓扑，即使桥接拓扑中关断电压为零时，MOSFET 出色的寄生导通抗扰度也可在低动态损耗方面树立基准。CoolSiCTM MOSFET 内部具有快速续流二极管，因而无需外加二极管即可实现硬开关。得益于先进的沟槽设计，该器件具有优异的开关损耗和导通损耗性能，高的跨导电平 ( 增益) ，4 V 的阈值电压，以及卓越的短路能力和较高的栅氧化层可靠性。在漂移层中引入超级结 ( SJ) 是减小漂移电阻的有效方法之一。随着工艺技术的发展，研究人员也正在努力将超级结结构引入 4H-SiC 基器件。然而，由于形成窄而高的掺杂 n /p 型柱存在工艺困难，因此，提出了一种半超级结 MOSFET 结构以解决此问题。2020 年，韩国西江大学的 J. Cheon等人［25］ 报道了具有低导通电阻和开关损耗的3. 3 kV 4H-SiC 半超级结 MOSFET，其漂移层由超级结和 n 型的底部辅助层 ( BAL) 组成。模拟结果表明，传统结构、电流分散层 ( CSL) 结构和半超级结结 构 的 MOSFET 的 击 穿 电 压 分 别 为 3 334、3 226和 3 404 V; 当栅电压为 10 V 时，三种结构器件的导通电阻分别为 27. 7、10. 3 和 9. 7 mΩ·cm2。

在器件动态特性方面，半超级结结构的器件具有最小输入电容 ( 3. 57×10－15 F /μm) 和最小的开关损耗 ( 118. 1 μJ) 。SiC 超级结技术可以克服单极型器件的限制，但需要具有挑战性的制造工艺。已报道采用多层外延生长和沟槽再填充的方法在 SiC 漂移层中形成深 p 型和 n 型柱，此外还有一种采用新型电荷平衡漂移层 ( CB) 架构作为超级结的替代解决方案。2020 年，美国通用电气公司研究中心的 R. Ghandi 等人［26］ 报道了具有极低导通电阻的4. 5 kV SiC 电荷平衡 MOSFET，其在 25 ℃ 下的比导通电阻为 10 mΩ·cm2 ( 比 SiC 单极型器件的极限值低 20%) 。该器件采用一个独特的可扩展的漂移层架构 ( 在漂移区中形成三层 p 型埋层的电荷平衡区) 用于高压开关，以替代超级结器件结构的解决方案。测试结果表明，该器件在 2. 8 kV 和正向电流密度为 50 A/cm2条件下成功实现双脉冲开关特性，总开关损耗在 25 ℃下为110 mJ/cm2，而在 125 ℃下降到 95 mJ/cm2。

为了具有稳定的雪崩击穿性能，器件终端的击穿电压应高于有源区的击穿电压以便分散击穿电流。但 SiC 超级结器件的终端设计鲜见报道，因为需要对 p 区或 n 区尺寸进行更精确的控制，通过大于 1×1017 cm－3的高掺杂浓度的漂移层和电流扩散层来抑制耗尽区宽度。2020 年，日本先进工业科学和技术国家研究所 ( AIST) 的 T. Masuda 等人［27］报 道 了 用 于 1. 2 kV 4H-SiC 超 级 结 V 型 槽MOSFET 的具有较强工艺鲁棒性的终端设计。基于该结构的器件具有极低比导通电阻 ( 0. 67 mΩ·cm2)和高的关断电压 ( 1 170 V) 。为了耗尽器件的高掺杂漂 移 层 和 电 流 分 散 层 ( 掺 杂 浓 度 超 过 1 ×1017 cm－3) ，采用了双减少表面结终端扩展 ( DRJTE) 结构作为该器件的新终端。模拟结果表明，DR-JTE 与浮置的超级结柱、简 单 的 台 面、台 面JTE 等终端相比较，具有优越的击穿能力和极强的工艺鲁棒性，可用于所有具有高掺杂浓度的 4HSiC 超级结器件。超级结结构可以更有效地减小具有厚的漂移层的高电压类 SiC MOSFET 的比导通电阻。2021 年，AIST 的 M. Baba 等人［28］在 3. 3 kV 级的 SiC SJ MOSFET 中实现了超低的比导通电阻，该器件具有全超级结结构，在室温下比导通电阻为3. 3 mΩ·cm2，在 175 ℃ 下为 6. 2 mΩ·cm2。通过抑制注入水平，该器件在室温和 175 ℃下具有较少的反向恢复电荷。基于这些优势，该超级结器件用于半桥同步整流时具有优异的总功率损耗性能。

SiC MOSFET 的发展需解决两个问题。其一是结型场效应晶体管 ( JFET) 电阻的增加。由于 SiC器件的沟槽结构比 Si 器件的更复杂，其氧化层内的电场强度较高，且器件的小型化和性能的进一步提高也会出现 JFET 电阻增加的问题。其二是 SiC器件有很大的漏源泄漏电流，这是由于衬底缺陷、基面位错、离子注入缺陷等引起的。2020 年，日本丰田汽车公司的 H. Takaya 等人［29］报道了在高温下具有低比导通电阻的 4H-SiC 沟槽 MOSFET，该器件为短沟道 MOSFET ( 沟道长度为 0. 34 μm) ，采用自对准工艺在沟槽之下形成 2. 4 μm 间隔的深p 型层 ( 接地电位) 结构。该底部 p 型层承受了电场使得高电场强度不会施加于栅氧化层，从而确保了栅氧化层的可靠性。通过增加 p 区的深度，漏源的击穿电压也得到提高。通过在体 p 型层下方增加一个 n 型层 ( n 型电流分散层) 使体 p 型层与底 p型层之间的 JFET 电阻下降。同时采用了双漂移外延层结构减小底部 p 型层之间的 JFET 电阻。为了减小漏源泄漏电流，减少高电场部分的离子注入缺陷数量十分重要。实验结果表明，该器件的击穿电压为 1 080 V，在 25 ℃和 175 ℃下的比导通电阻分别为 1. 19 mΩ·cm2和 2. 04 mΩ·cm2，阈值电压为4. 0 V，在 900 V 下的漏源泄漏电流为 50 nA ( @9. 6 mm 栅宽器件面积) 。

SiC MOSFET 比导通电阻的降低与器件的 SiC /栅介质层的界面质量密切相关，需要对其进行重大的改进以解决过低的反型沟道迁移率。目前商用 SiC 功率 MOSFET 的栅介质是采用热氧化生长的 SiO2 栅氧化层。由于宽带隙的SiC 和存在于界面的 C 原子，该氧化工艺会产生较多缺陷和界面陷阱。目前改善界面质量和降低界面陷阱密度的常用策略是采用后氧化退火工艺提高沟道迁移率。然而，这些基于 Nx O 的退火工艺会导致阈值电压不稳定。2020 年，瑞士 ABB 电网有限公司的 S. Wirths 等人［30］报道了一种 1. 2 kV 垂直功率 SiC MOSFET。采用高 k 栅堆栈技术显著降低了界面态密度，使该器件具有优异的阈值电压稳定性。研究结果表明，在静态特性表征中作为起始栅电压及栅压扫描速率的函数的阈值电压几乎没有发生漂移。此外，器件的动态开关测试结果显示在初始栅电压大于－12 V 的条件下，阈值电压几乎没有发生变化。SiC MOSFET 的一个重要缺点是在栅氧化层和体 SiC 之间的电子迁移率极低。4H-SiC 的体迁移率约为 1 000 cm2·V－1·s－1，器件沟道迁移率较低是由于电子俘获、库仑散射、表面粗糙度散射和声子散射等限制因素造成的。为了减少由高界面态密度引起的载流子散射，采用了各种工艺，如氢气气氛退火、湿环境氧化、在 NO 或 N2O 中的氧化后氮化。尽管这些工艺可在某种程度上降低界面态密度水平，但界面上的高横向电场仍然限制了沟道的迁移率。2020 年，英国剑桥大学的 T. Kato 等人［31］报道了基于 FinFET 效应的 55 nm 超窄体 SiCMOSFET。该器件具有水平传导的横向沟槽，采用一个被沟槽壁夹在中间的超窄体 ( UNB) 沟道设计结构。p 型沟道的体宽度设计得非常狭窄，以避免在其体内形成任何耗尽区。该结构类似于 Si FinFET，器件沟道区的体宽度为55 nm。由于沟道中能带的弯曲形成横向电场，当沟道两边的栅完全对称时，在体反型中心的横向电场的理想值为零，即在沟道中间来自每个边栅的电场相互抵消，使迁移率得到了改善。在漏源电压为 30 V 的条件下，该器件与传统 MOSFET 的漏极电流分别为 1. 27 μA和 0. 11 μA。UNB 结构使载流子的迁移率显著增加，超过200 cm2·V－1·s－1。SiC MOSFET 的 MOS反型层的电子迁移率约为 Si 的1 /10，这严重限制了阻断电压低于约 1 000 V 的 SiC 功率 MOSFET 的性能。

2021 年，美国普渡大学的 R. P. Ramamurthy等人［32］报道了三栅 MOSFET: 一种新的垂直结构的 4H-SiC 功率晶体管，其具有多个亚微米 FinFET沟道。该 FinFET 结构增加了 MOS 反型层的载流宽度而不增加器件面积，从而减小了沟道比电阻。该结构特别适合于 SiC 器件，通过该结构性的新设计可使沟道比电阻减小至传统平面双扩散 MOSFET的 1 /3. 6。如果器件的衬底减薄 至 100 μm，则650 V SiC MOSFET 的比导通电阻可减小 1 /2。提高 SiC MOSFET 可靠性的技术进步和创新主要包括: 栅氧化层优化、功率循环试验影响因子的确定、短路特性和鲁棒性、抗浪涌电流和抗雪崩强度的提高等。其中对于栅氧化层可靠性的研究与技术创新有: 器件性能和栅氧化层保护之间的折中设计; 实 现 27 nm 栅 氧 化 层 的 650 V SiC 平 面 栅MOSFET; 栅氧化层在正、负栅偏置在阶梯形递增条件下的可靠性。

影响 SiC MOSFET 可靠性的一个关键参数是栅电压。一方面，选择高的栅电压可减小导通电阻并改善器件的导通性能; 另一方面，高栅电压会导致栅氧化层中应力更高，可能使器件寿命减少。减小栅电压可能会增加栅氧化层的寿命，但器件的性能会受影响，两者必须折中考虑。2020 年，英国华威 大 学 的 J. O. Gonzalez 等 人［33］ 报 道 了 对 SiCMOSFET 的性能及栅氧化层保护之间的折中设计。结果 表 明，栅 电 压 降 额 10% 将使导通电阻增加10%，导通开关能量平均增加 7%，而关断开关能量不受影响。SiC MOSFET 的导通损耗具有低温度敏感性，由于栅电压降额引起的结温上升是微不足道的，不像 Si 器件，其导通电阻随温度上升十分明显。负载电流和开关频率会影响栅电压降额的有效性。减小栅驱动输出阻抗能弥补高开关频率下的栅电压降额，减少总损耗，这对于保护栅氧化层和加强可靠性十分重要。2020 年，美国北卡罗莱纳州立大学的 A. Agarwal 等人［34］报道了栅电压 ( Vg )为 10～ 15 V、栅氧化层厚度为 27 nm 的 650 V SiC平面栅 MOSFET 的开关和短路性能。27 nm 栅氧化层的器件在 Vg = 15 V 时，其比导通电阻比 Vg =20 V时的 55 nm 器件的小 ( 为 1 /1. 7) ，而二者的总开关损耗相同。在 Vg = 10 V 下的 27 nm 器件的短路失效时间比 Vg = 20 V 下的 55 nm 器件的更长( 约为 1. 5 倍) 。通过将栅氧化层厚度从 55 nm 减小到 27 nm，可以使器件在短路能力和比导通电阻之间得到更好的折中。在 SiC MOS 结构中氧化层厚度的设计对于传导损耗以及半导体功率器件的开关行为和整体的可靠性是至关重要的。2021 年，德国凯姆尼茨理工大学的 R. B. Mast 等人［35］报道了1. 2 kV和 6. 5 kV SiC MOSFET 在正、负栅偏置在阶梯形递增的条件下，器件栅氧化层的可靠性。阶梯形递增栅偏压 ( SSGB) 试验结果表明，1. 2 kV 沟槽 MOSFET 的本征失效发生在栅偏压为 49 V 和－55 V时，与应力电压极性相关。在正 SSGB 试验的 10 个失效样本中有三个特征为外在失效。具有平面栅氧化层结构的 1. 2 kV SiC MOSFET 在两种极性栅偏压下达到失效时的电压为 39 V，且没有外在的失效。由于栅氧化层厚度更厚，沟槽器件发生经时 击 穿 ( TDDB ) 时 的 寿 命 更 长。然 而，在TDDB 之前发现器件阈值电压显著增加。阈值电压的漂移将影响器件的输出特性，对沟槽 MOS 结构的影响更显著，在击穿前的中间测量中发现其漏极电流还未达到正常的最大电流值。因此，预测器件寿命时应考虑由于源漏导通电阻增加引起的阈值电压漂移，否则会导致预估寿命偏长。对 6. 5 kV 电压等级的三个原型功率模块进行了正、负直流高温栅偏 ( DC-HTGB) 试验和正 SSGB 试验。在 DCHTGB 试验的 3 000 h 内没有一个试验器件达到TDDB。在 25 V 的正电压应力下无正偏压温度不稳定性 ( PBTI) ，在负栅偏置为－10 V 下也未观察到由负偏压温度不稳定性 ( NBTI) 导致的大的漂移。在正 SSGB 试验中施加 39 V 栅电压时，两个半桥模块系统均发生了 TDDB，表明来自同一制造商的1. 2 kV 和6. 5 kV平面 SiC MOSFET 具有相同的栅氧化层厚度。

在功率循环试验方面的研究包括: 热应力对SiC 功率 MOSFET 性能退化的影响; 器件设计对在不同温度变化下器件功率循环能力的影响; 短路退化对器件在加速循环试验中的老化过程的影响。

SiC MOSFET 的可靠性是其被广泛应用的关键因素。研究人员对 SiC MOSFET 在循环试验中出现的键合引线、焊料层和芯片的退化已开展了很多分析研究。SiC MOSFET 在循环试验中的失效机制对平均温度 ( Tjm ) 和温度摆幅 ( ΔTj ) 等热应力十分敏感，但不同的Tjm和 ( ΔTj对芯片或封装的退化影响仍不清楚。2020 年，湖南大学的 J. J. Chen 等人［36］通过功率循环试验研究了热应力对 SiC 功率MOSFET 性能退化的影响。通过对键合引线阻抗和结－壳热阻的监控及老化过程的分析来评估Tjm和ΔTj对键合引线和焊料层老化的影响。在所设计的热电应力下，SiC 芯片无退化。试验结果表明，键合引线退化先于芯片焊料层和键合引线的剥离，可认为是最终的失效机理; 在更高的 Tjm 和 ( ΔTj 下，器件更容易失效并会以更快的老化速率退化; 更高的 Tjm和 ( ΔTj都会减少寿命循环的次数。此外，还发现 SiC MOSFET 的寿命循环次数与 ΔTj呈近似指数关系。通常认为，SiC MOSFET 的一些设计参数如芯片尺寸与厚度、键合引线的直径与数量等对器件的功率循环能力均有影响。这些因素对 Si 器件的影响已在成熟的寿命模型中被量化。2020 年，德国不莱梅大学的 F. Hoffmann 等人［37］研究了器件设计对 SiC MOSFET 在不同温度变化下的功率循环能力的影响。为此，他们采用两种不同设计的器件在 60～120 K 的温度变化范围内进行了多个功率循环试验。结果显示，虽然两种器件有非常相似的额定电参数，但其表现出明显不同的寿命曲线。功率循环的能力受设计的影响很大，两种设计的失效周期对结温波动的敏感性差异很大。芯片更薄、键合引线更粗的器件在高温度波动时表现出较低的功率循环能力，但在低温度波动时表现出更高的功率循环能力，温度波动使得循环能力降低，而失效前的循环次数与 ΔTj强相关。

SiC MOSFET 芯片具有较小的面积和较高的电流密度，给 SiC 基的电力电子转换器的可靠性带来巨大的挑战。其中，SiC MOSFET 的短路特性和鲁棒性已逐渐引起研究者的关注，成为 SiC MOSFET的重要研究内容之一。在短路特性和提高鲁棒性方面的研究和技术创新有: 双沟槽器件的短路失效机理研究; 短路失效的软、硬故障模式的功能分析和结构表征; 器件短路期间栅极和漏极泄漏电流的研究; 载流子寿命对器件短路鲁棒性的影响; SiC 超级结 MOSFET 优良的短路性能的分析; 具有阶梯形状的 p 基区的 4H-SiC MOSFET 短路鲁棒性的提高; 可减轻器件短路退化的在 SiO2 /Al 栅电极上采用银烧结薄铜箔的前端封装设计方法。

2020 年，北京科技大学的 D. Q. Hu 等人［38］报道了 650 V SiC 双沟槽 MOSFET 的短路失效机理。实验结果表明，该器件存在两种主要的短路失效模式: 栅氧化层破裂和热失控的失效。当直流母线电压为 200 V 时，器件出现由栅氧化层破裂引起的失效。当漏源电压增加到 300 V 时，器件的损坏是由沿着栅的热失控的失效引起的。栅氧化层破裂是短路实验中常见的失效机理，与栅脉冲的长短无关。

SiC MOSFET 在大型市场中的应用，包括恶劣工况和可靠性敏感的环境的需求迅速增长，如汽车和航空电子设备。在这些应用中，尤其是在电力驱动的情况下，一个关键的可靠性要求是器件的短路承受能力。2020 年，法国图卢兹大学 F. Richardeau 等人［39］对 SiC MOSFET 短路失效的软、硬故障模式进行了功能分析和结构表征。发现器件存在两种短路失效模式: 由漏极到源极的开路 ( FTO) 造成的器件失效为软故障模式，而由漏极到源极的短路( FTS) 导致的器件失效为硬故障模式。由于 SiC MOSFET 的特性使其在短路期间存在更高的电热应力水平，而器件与电热有关的参数，如阈值电压和导通电阻，存在离散性，因此，在并联的多芯片结构中可能发生相当不均匀的退化，但单一芯片结构也存在 FTO 类型的失效。研究结果表明，栅电流可有效监控短路应力下随之发生的器件退化，评估损伤的积累，并判断器件的退化是可逆的还是永久的; FTO 与栅极结构的退化密切相关，栅极和源极终端之间发生短路的区域相对远离有源胞。该研究成果与分立器件和多芯片功率模块 ( 包括多个并行连接的芯片) 的应用均相关。在 SiC MOSFET 的短路事件中，极端的温度最终会引起显著的漏极泄漏电流，该电流具有正温度系数，一旦达到临界值将会导致热失控的发生。此外，在短路事件中也会出现栅极泄漏电流，其在栅电阻上产生的压降会导致栅源电压的大幅下降。2020 年，德国多特蒙德工业大学的 C. Unger 等人［40］对 SiC MOSFET 短路期间的栅极和漏极泄漏电流进行了研究，器件短路期间无法忽略的漏极泄漏电流最终将导致器件的损坏。在漏源电压较低的工作点，还可以观察到另一种失效机理的影响———栅介质的损坏。这两种缺陷可表现为漏－源击穿或栅－源介质的退化。即使短路电流关断之后，漏极泄漏电流的功耗仍足以引起器件局域温度的增加，其结果是发生延迟的热失控。第二种缺陷会影响栅介质，发生短路时，在低漏源电压下，栅极泄漏电流更加明显。为了提高SiC MOSFET 的短路强度，理解限制其短路能力的泄漏电流的相关物理机制十分必要。2020 年，瑞士苏黎世联邦理工大学的 B. Kakarla 等人［41］研究了SiC MOSFET 的短路鲁棒性和载流子寿命。SiCMOSFET 短路工作时会引起与其泄漏电流有关的热失控。为此，该研究提出了器件在短路期间模拟泄漏电 流 所 需 的 物 理 模 型。结 果 表 明，ShockleyRead-Hall ( SRH) 机理所导致的载流子寿命对 SiC MOSFET 的短路性能影响很大，其取决于外延层中的缺陷和工艺所引起的损伤。他们还研究了载流子寿命与温度及电场的相关性，以及表面复合速度及其对 1. 2 kV SiC 功率 MOSFET 短路电流的影响。

由于快速短路保护技术的发展，使器件可能在其整个寿命周期内经历多次非破坏性的短路。因此，有必要考虑重复发生的短路事件对 SiC MOSFET 剩余工作 寿 命 的 影 响。2020 年，丹麦奥尔堡大学 的H. Du 等人［42］报道了短路退化在 SiC MOSFET 的加速循环试验中对器件老化过程的影响。试验采用1. 0 kV/22 A 的 SiC MOSFET，在加速功率循环试验过程中，增加不同次数的短路重复试验，以对重复短路事件的影响进行具体评估。试验结果表明，栅极泄漏电流随着短路重复次数的增加而增加。在功率循环试验中，由短路退化引起的导通电压越高，器件相比其初始条件会承受更高的温度变化，为此老化过程会被加速且与短路的重复次数相关。在功率逆变器应用如电机控制中，在发生过载或短路事件时功率开关器件必须具有能够安全关断的能力。在一般情况下，器件的短路能力会随着比导通电阻的减小而降低。2020 年， 日 本 AIST 的M. Okada 等人［43］报道了 SiC SJ-MOSFET 优良的短路性能，该器件具有 1. 2 kV 级的沟槽栅结构。

实验结果表明，超级结结构器件相比传统 U 型 槽MOSFET ( UMOSFET) ，可以更好地权衡比导通电阻与短路能力性能，尤其是在较高的温 度 下( 175 ℃ ) ，由于导通电阻具有低的温度系数，这种提升 更 为 显 著。此 外， 电 热 仿 真 表 明， 相 比UMOSFET，SJ-UMOSFET 内部热点到源金属接触之间的距离更大，经实验证明了这一距离的增加可使器件短路能力有所提升。短路鲁棒性数据可提供关键信息用于评估 4H-SiC MOSFET 栅极驱动电路的设计局限。目前商用的栅极驱动器在发生短路事件2 μs 后可以关断 MOSFET。从应用的角度来看，为了预留足够的时间使栅极驱动器可对 MOSFET 进行检测和关断，在额定电源电压下 SiC MOSFET 必须至少有 3 μs 的生存能力。因此，短路时间成为评估器件短路能力的标准。2020 年，国芯半导体科技有限公司的 X. X. Gao 等人［44］对具有阶梯形状p 基区的 4H-SiC MOSFET 的短路鲁棒性进行了研究。将阶梯形状 p 基区的结构引入1 200 V的 4HSiC MOSFET，p 基区的形状和掺杂分布通过软件工具优化设计，p 基区的第二阶梯宽度为 3 μm、第二阶梯的结深为 2. 1 μm。将该结构引入器件后，短路时间提高到 4. 7 μs，比传统结构器件延长了1 μs; 栅氧化层的最大电场强度为 1. 74 MV/cm，下降了 0. 35 MV/cm; 比导通电阻为 4. 911 mΩ·cm2，导通压降提高至 0. 09 V，在25 ℃ 和 175 ℃ 下的击穿电压分别为 1 485 V 和1 583 V。阶梯形状的 p 基区结 构 使 SiC 中最高温度的位置向下移动了0. 6 μm，远离了栅氧化层，将栅氧化层中的最高温度降低至 38. 7 ℃。该结构的器件在 175 ℃ 下的短路时间比在 25 ℃下缩短了 0. 4～0. 6 μs，短路耐量密度减小了 1. 293 J/cm2。SiC MOSFET 虽然在其预期使用寿命中可以承受多次短路事件，非破坏性短路所引起的退化仍然不可避免，其表现为栅极泄漏电流增加及更高的导通电阻，这将会影响器件的长期可靠运行，因此，需要研究一个合理的方法来减轻这种退化效应。2020 年，丹麦 Aalborg 大学的H. Du 等人［45］提出了一种缓解 SiC MOSFET 短路退化的策略。仿真结果表明，在 SiO2 /Al 栅电极上采用银烧结薄铜箔的前端封装设计，可以有效减轻这种短路退化。其原因主要有两个方面: 首先，较小的温升可使铝金属化重组合较弱; 其次，通过降低SiO2介质的应力减小其产生裂缝的风险，进而避免熔铝流过裂缝，减小因栅极和源极之间形成导电路径所导致的栅极泄漏电流增加的可能。

在提高 SiC MOSFET 抗浪涌电流能力方面的研究和技术创新有: 在多次浪涌电流应力下器件的体二极管的双极退化机理; 商用器件的单脉冲和多次浪涌电流实验的可靠性分析; 可缓解由基面位错引起的退化的集成肖特基整流二极管技术; 可消除双极退化的嵌入低势垒二极管的 SiC MOSFET; 可同时减小比导通电阻和延长短路时间的嵌入 SBD 的SiC MOSFET 的 优 化 设 计; 对 SiC 结 型 MOSFET( JMOSFET) 、SiC 双扩散 MOSFET ( DMOSFET) 中的体二极管和 SiC SBD 的抗浪涌电流能力的比较评价; 6. 5 kV SiC MOSFET 的抗浪涌电流的能力分析;体二极管的抗单脉冲浪涌电流强度的实验研究; 新型实时的 SiC MOSFET 结温监测电路; 器件 3D 单胞布局对 6. 5 kV 器件的抗浪涌电流能力的影响。

对于 SiC MOSFET 的短期可靠性问题，如短路、浪涌等，研究人员已进行了大量的研究工作，但对其长期可靠性或器件退化的表现却关注较少。SiC MOSFET 通常工作在单极条件下，但当电流通过体二极管时可能发生双极退化。体二极管是一个pin 二极管，在大电流下器件的工作机制为电导调制，其可替代 SiC SBD 用作续流二极管。2020 年，浙江大学的 Z. Y. Zhu 等人［46］报道了在多次浪涌电流应力下 4H-SiC MOSFET 中体二极管的退化。在25 ℃和 125 ℃下实施了多次浪涌电流实验，每 50个浪涌脉冲之后，对被测器件中体二极管的静态特性和反向恢复瞬态进行测量，以监测电参数变化。

在上百次应力循环后，观察到体二极管的电阻增加及反向恢复电荷减少。由于未观察到明显的阈值电压变化，表明器件栅氧化层没有发生退化。基于对体二极管和 MOSFET 的电阻分量的分析，证明双极退化是导致 MOSFET 退化的机制。将肖特基二极管集成于 DMOSFET 元胞中可以缓解由基面位错引起的退化。SiC MOSFET 的可靠性测试方法主要包括对短路能力、雪崩能力、抗浪涌能力和长期可靠性的测试。而作为续流二极管，在工作时间内体二极管内会产生瞬变电流峰值，因此，有必要对SiC MOSFET 体二极管的过载能力进行测试。

2020年，全球能源互联网研究院有限公司的 H. Wu 等人［47］报道了对商用 SiC MOSFET 的单脉冲和多次浪涌电流实验的可靠性分析。结果表明，在额定电流水平下，相比于沟槽栅 SiC MOSFET 中的体二极管，平面栅 SiC MOSFET 中的体二极管表现出更好的抗浪涌能力。试验中，上百次的脉冲周期之后观察到电气参数的退化，考虑其退化机制为双极退化和氧化层退化。3. 3 kV 电压等级的 SiC MOSFET 无法商业化的一个主要技术问题与 SiC 厚外延层中高密度的基面位错相关。器件在第三象限工作时，基面位错形成肖特基型堆积层错并俘获来自 SiCDMOSFET 的本征 pin 二极管注入的少数载流子。在 DMOSFET 元胞中集成 SBD 可以缓解由基面位错引起的退化。

2020 年，美国 GeneSiC 半导体公司的 S. Sundaresan 等人［48］报道了具有集成肖特基整流二极管的 3 300 V SiC MOSFET。与分立 MOSFET相比，具有 10%、14%和 25%二极管面积的器件的导通电阻分别增长了 6%、9%和 17%。在室温下，面积为 0. 43 mm2的器件显示完全多数载流子在第三象限工作，电流高达 80 A，同时在60 A、175 ℃下观察到清晰的少数载流子注入以及导通压降从正到负时温度系数的相应变化。从2 kV/40 A 开关测量中提取的反向恢复电荷为380 nC，与在相同器件的栅极电荷测量中的提取值接近。器件可靠性可通过在 1 200 V 直流环节电压下 2. 6 J 的单脉冲雪崩能量和 4. 5 μs 的短路耐受时间来量化。

2020 年，中国电子科技大学的 X. C. Deng 等人［49］报道了具有增强第三象限和开关性能的嵌入了低势垒二极管( LBD) 的 SiC MOSFET。该器件的开启电压为体二极管的 1 /3，且成功消除了双极退化现象。由于在LBD 基区中存在耗尽电荷，该器件中从 JFET 区到n+源区形成了可进行电子输运的低势垒。同时，由于减小了栅与漂移区的重叠面积，该器件与传统MOSFET 相比，栅 － 漏 电 荷 ( Qgd ) 和 栅 － 漏 电 容( Cgd ) 分别减小至约 1 /21 和 1 /15。因此，该器件的两种 高 频 优 值 ( Ron，sp × Qgd 和 Ron，sp × Cgd，其 中Ron，sp为比导通电阻) 与传统 MOSFET 相比分别提高了约 13 倍和 9 倍。

2021 年，东芝电子器件和存储公司的 H. Kono 等人［50］通过单胞尺寸的减小和内部电阻的优化实现了 1. 2 kV 级的嵌入 SBD 的SiC MOSFET 的比导通电阻与短路鲁棒性更好的折中。他们研究了减小单胞尺寸和 JFET 宽度对该器件静态及动态特性的影响。优化后的器件与传统设计相比，比导通电阻减小了 39%，开关能耗降低了 16%。同时还研究了比导通电阻与短路耐受时间之间的权衡。一般来说比导通电阻的减小会导致短路耐受能力和反向传导能力的降低，但该优化后的器件具有较低的正向电压降和短路耐受能力，这些结果表明经适当优化可以同时减小比导通电阻和提高短路耐受时间。

在提高抗雪崩能量强度方面的研究和技术创新有: 器件在单脉冲雪崩应力下的失效机理 ( 寄生双极结型晶体管 ( BJT) 的开启或不均匀的小区域) ; SiC MOSFET 的安全工作区 ( SOA) 试验方法，采用电－热－机械应力分析沟槽 SiC MOSFET 的未钳位电感开关 ( UIS) 失效机理。

在未钳位的电感负载应用中，存储在电感中的能量会转储进入关断时的器件。为了解器件在失效之前可承受的雪崩能量，需要对其单脉冲雪崩强度进行评估。2020 年，浙江大学的 Z. J. Gao 等人［51］对 SiC 功率 MOSFET 在单脉冲雪崩应力下的失效机理进行了实验研究。结果表明，该器件的失效结温最高达到 670～890 K，小于铝的熔点 ( 933 K) 。通过对具有实际芯片布局的典型寄生 BJT 导通模型进行分析发现，单脉冲雪崩失效机理可能是器件在高结温下有足够的漏极电流开启寄生 BJT。对从 UIS实验前、后的输出和转移曲线中提取的静态特性进行比较发现，该单脉冲雪崩失效机理仅是部分因素。在光学显微镜下观察被脱模后的失效被测器件，发现高、低雪崩电流条件下的失效点存在差别，可能还存在导致器件失效的不均匀的小区域。

2020 年， 该 研 究 团 队［52］ 还 报 道 了 SiC 功 率MOSFET 的单脉冲雪崩可靠性的实验研究。实验结果表明，在相同的雪崩电流下，平面 MOSFET 单位面积的最大雪崩能量至少是沟槽 MOSFET 的 8倍。基于击穿条件下的 pn 结电压与电流之间的理论关系以及典型的 Cauer 热网络模拟对结温进行估算，结果表明，在实验条件下器件的最高结温可达550～730 K。对于汽车和高功率应用，功率模块具有足够宽的安全工作区非常重要。无负载短路模式开关 ( USCS) 和 UIS 试验是公认的用于评估模块安全工作区的典型试验，偶尔也用于对 Si IGBT、Si MOSFET 和 SiC MOSFET 的评估。

2020 年，日本三菱电机公司的 K. Hasegawa 等人［53］ 报道了利用UIS 试验和 USCS 试验进行 SiC MOSFET 安全工作区评估的研究。结果表明，SiC MOSFET 在 USCS试验中保持相同的短路时间宽度的状态较稳定，为此将其定义为评估短路安全工作区 ( SCSOA) 的指标，并与评估 Si IGBT 安全工作区的 UIS 试验进行比较。从能量耐力的角度，考虑到峰值电流密度与耐力能量密度是相关的，UIS 和 USCS 试验具有几乎相同的效果。因此，对于能量负载找出清晰的安全工作区边界是非常必要的，以便用最小的代价发现各种缺陷。电感组件广泛用于开关电路，其可能会导致电压峰值，迫使 MOSFET 在雪崩模式下工作，甚至导致致命的器件失效。因此，为了保证系统的稳定运行，理解各种条件下 MOSFET 雪崩失效的机制非常重要。

2021 年，日本筑波大学的K. L. Yao 等 人［54］ 采 用 电 － 热 － 机械应力分析对1. 2 kV沟槽 SiC MOSFET 的 UIS 失效机理进行了研究。实验结 果 表 明，在 非 对 称 沟 槽 MOSFET 中，最大可耐受 UIS 能量密度 ( Eava ) 对负栅偏置依赖性更小，而双沟槽 MOSFET 的 Eava会随更大的负栅偏置而 明 显 下 降。此 外，在失效的非对称沟槽MOSFET 芯片表面观察到一个明显的融化坑，而在失效的双沟槽 MOSFET 芯片表面上没有损伤。UIS失效后，不对称沟槽 MOSFET 的所有三个终端均相互短路，表明是典型的 UIS 金属化失效。然而，在双沟槽 MOSFET 中主要是栅漏电阻的短路，表明失效发生在栅极和漏极之间。基于电－热－机械应力的 TCAD 仿真，确认非对称沟槽 MOSFET 的 UIS失效完全是由于金属化。与非对称沟槽结构不同，在 UIS 瞬态时双沟槽结构无法抵御栅沟槽底部的高电场。此外，计算表明双沟槽 MOSFET 的机械应力太低不会导致机械失效。因此，双沟槽 MOSFET 的UIS 失效是由栅沟槽底部的高电场引起的。

在实际用于变换器应用之前，体二极管的强度和可靠性仍然是令人担忧的问题。在某些故障条件下，功率二极管需要忍受高密度的浪涌电流应力。已有关于 SiC DMOSFET 的体二极管和 SiC SBD 的抗浪涌电流能力及退化机制研究的报道，然而，SiC JMOSFET 在浪涌电流应力下的可靠性仍不清楚。为此，2020 年，湖南大学的 X. Jiang 等人［55］报道了 SiC JMOSFET 和 SiC DMOSFET 的体二极管以及 SiC SBD 的抗浪涌电流能力的比较评价。结果表明，在同样的电流密度条件下，SiC JMOSFET 的抗浪涌电流能力弱于 DMOSFET，但优于 SiC SBD。

在浪涌电流应力下，栅击穿是限制 SiC JMOSFET和 SiC DMOSFET 结构可靠性的关键因素。在 80%浪涌电流限制下，10 000 次重复的浪涌电流应力之后，SiC JMOSFET 未发生明显退化，而 SiC SBD 在重复的浪涌电流应力下更有可能退化。在兆瓦级应用如高压直流、牵引变流器和工业驱动器等应用中，高压 SiC MOSFET 是替代先进的 Si 解决方案的有力竞争者。利用 MOSFET 的体二极管或反向沟道，有可能使功率模块中的电流密度得到提高，而不需要额外反向并联 SiC JBS 二极管，使管壳中可封装更多的 MOSFET 芯片。而满足这类应用的故障处理要求，如抗浪涌电流能力成为关键的决定性性 能。2020 年， 瑞 士 ABB 电 网 有 限 公 司 的A. Mihaila 等 人［56］ 报 道 了 额 定 6. 5 kV 的 SiC MOSFET 的抗浪涌电流的能力。测试了该 MOSFET的体二极管及沟道在第三象限工作的性能。静态测量结果表明，具有较小的元胞间距 ( 14 μm) 的器件相比更大元胞间距 ( 21 μm) 的器件可提供更低的电压降。10 ms 半正弦浪涌测量显示，相比第三象限工作的沟道，体二极管具有更优异的性能。与最先进的 Si 技术比较表明，该 6. 5 kV MOSFET 符合典型的浪涌电流要求范围 ( 正常漏极电流的 10倍) 。尽管未观察到该器件的退化，但仍有必要通过重复的浪涌电流脉冲应力试验以评估 6. 5 kVMOSFET 中体二极管的长期可靠性。发现由于器件的体二极管在浪涌电流的高应力下发生穿通致使栅极和源极之间的短路，进而导致 SiC MOSFET 的失效。因此有必要进一步研究栅偏置和冷却环境对器件抗浪涌电流强度的影响。

2020 年，浙江大学的Z. J. Gao 等人［57］对 SiC 功率 MOSFET 的体二极管的单脉冲浪涌电流强度进行了研究。使用器件为商用SiC 功率平面 MOSFET ( 650 V/29 A、900 V/11. 5 A)和沟槽 MOSFET ( 650 V/21 A) 。尽管数据表中给出的推荐关断电压为－5 V，但它不足以帮助改善抗浪涌强度。实验结果表明，更好的冷却环境对体二极管的抗浪涌电流能力无贡献。在所有被测器件中，栅极的首次击穿均发生在漏极和源极终端之间的短路之前。并且平面和沟槽 MOSFET 均可以承受其额定电流的 3 ～ 4 倍的峰值电流。基于对漏极和源极终端之间电阻的分析和绘制的浪涌 I-V 的轨迹，可对体二极管的 I-V 特性曲线进行监测，并观察到由 pn 结损伤引起的漂移。由于半导体器件的失效和退化与半导体器件结温的变化密切相关，因此必须对结温进行准确的监测，在将来的健康管理系统中也是必要的。2020 年，湖南大学的 H. Y. Yu等人［58］报道了一种新型实时的 SiC MOSFET 结温监测电路，电路基于 SiC MOSFET 准阈值电压设计，电路简单且不需要电流传感器。此外，他们还分析了负载电流和直流母 线电压对提取 SiCMOSFET 结温的影响。实验结果表明，由测量电路所提 取 的 SiC MOSFET 准阈值电压的灵敏度为－4. 37 mV/℃，且与负载电流 无 关。

2021 年，英国剑桥大学的 K. Naydenov 等人［59］研究了器件单胞布局对 6. 5 kV SiC MOSFET 的抗浪涌电流能力的影响。通过匹配的 TCAD 模型，表明圆形 ( 或六边形) 布局对提高抗浪涌能力的设计不敏感，因此该布局难以用于更高额定功率的器件设计。相比之下，在不同单胞中的沟道和体二极管模式中，原子点阵布局具有最好的抗浪涌能力，由于增加了 pn二极管的面积，使其在兆瓦级应用中更有吸引力。然而，由于更强的 JFET 效应，这种布局需要更大的尺寸或采用 n 型 JFET 来折中设计。另一方面，如果以忍受较低的抗浪涌能力，条状布局已足够应对，对于脉宽为 10 ms 的单脉冲，其至少可以抑制超过 20 倍的导通电流。

3. 3 SiC IGBT 和 SiC GTO

目前 SiC MOSFET 是 SiC 技术产业化的主流器件，而具有双极器件特征的 SiC IGBT 和 SiC GTO正处于工程化的开发阶段，其共同的发展特点是具有电导调制效应和较低的导通损耗，n 沟道的器件正在快速发展中，且在高压大功率电力电子应用方面具有潜力。近几年 SiC IGBT 在 SiC n 沟道 IGBT新器件、超快开关、载流子寿命增强和 p 型 4HSiC 单晶等方面的技术创新有: 基于多芯片 15 kV/40 A SiC n-IGBT 的中压三相变换器应用; 超高压( 15～25 kV) 的 4H-SiC n 沟道和 p 沟道 IGBT 的性能权衡; 具有 300 kV/μs 超快开关速度的中压 n 沟道 SiC IGBT; 采用载流子寿命增强工艺的具有低比导通电阻的超高压 4H-SiC n 沟道 IGBT; 用于 4HSiC n 沟道 IGBT 的高质量、低电阻率 Φ100 mm p型 4H-SiC 单晶。

传统的中压高功率变换由 Si IGBT 实现，其最高额定电压为 6. 5 kV。为了给瞬态变化留有余量，在关断电压大于 3. 5 kV 的变换器中，需要将这些IGBT 串联以满足额定电压要求。在此电压下，当开关频率大于 500 Hz 时，非常大的关断电流拖尾使 6. 5 kV Si IGBT 的损耗显著增加，导致复杂的热设计。因此，采用 Si IGBT 的中压转换器通常为级联结构，系统较为复杂。2016 年，美国 NCSU 的S. Madhusoodhanan 等人［60］分析了采用 15 kV/40 ASiC n-IGBT 的中压三相变换器的功率损耗。该研究基于新开发的多芯片 SiC IGBT 的三相变换器，该模块包含两个并联的 15 kV/20 A SiC IGBT 芯片以满足 40 A 的电流额度，两个串联的 10 kV/10A SiCJBS 二极管以保证 IGBT 的额定电压，并与 IGBT 芯片反向并联以构成电流双向二象限开关。他们重点研究了这些器件在不同工作条件下用于三相变换器时的热行为，并通过器件的开关特性和正向特性、连续的热运行测试和 PLECS /COMSOL 多物理场仿真等进行解释。发现 4. 16 kV 中压电网完全连接运行的功率损耗估计值与误差最小的 9. 6 kW 下的实验观察数据相匹配。

因此，可基于这些实验数据对器件在高功率和高开关频率下的热性能进行评估。该三相三电平中点钳位 ( 3L-NPC) 变换器的最大运行功率受限于每个三电平端子的最高结温，这是关键的参数。由于通过端子的损耗分布是不均匀的，因此采用结温及总变换器损耗两个参数一并进行分析，并给出了结温误差估值。在 4. 16 kV 电网电压和 8 kV 直流母线电压下，所开发的并网转换器的 极 限 运 行 条 件 ( 最 高 结 温 为 175 ℃ ) 为100 kW单位功率因数 ( UPF) 运行，开关频率为10 kHz，环境温度为 64 ℃。这可能是因为 15 kV/40 A SiC IGBT 的最高工作结温为 175 ℃。在加热平台上采用双脉冲测试 ( DPT) 验证了 15 kV/40ASiC IGBT 在 175 ℃下的可靠运行。由于 15 kV SiC IGBT 和高压 SiC MOSFET 相比具有较小的传导损耗，表明其非常适合在大功率和高温下工作。在高达 8 kV 的中压直流母线和 9. 6 kW 功率条件运行下给出了器件在双有源桥式 ( DAB) 变换器应用中的性能。总的来说，采用 15 kV/40 A SiC IGBT 的三相变换器在各种工作条件下的热性能评估都令人满意 ( 最高结温≤175 ℃ ) ，并开拓了采用这种SiC IGBT 变换器在高功率密度中压领域的应用。目前已有报道介绍击穿电压范围为 6. 5～27 kV 的 p沟道和 n 沟道的 SiC IGBT。由于 n+衬底的可用性，制造 SiC p-IGBT 更容易，但研究人员通过采用各种衬底去除和研磨工艺已经成功制备出了 n-IGBT。对于特高压 IGBT，为实现导通状态下充分的电导调制，需要长的载流子复合寿命，已经证明在 n 型和 p 型厚外延层中该寿命大于 10 μs，因此有必要研究特高压 IGBT 的性能并确定每种器件的应用空间。

2016 年，美国伦斯勒理工学院的 S. Chowdhury等人［61］报道了超高压 ( 15～25 kV) 的 4H-SiC n 沟道和 p 沟道 IGBT 的性能权衡，并采用详细的二维数值模拟方法进行了量化。模拟结果表明，对于给定的载流子寿命，n 和 p 沟道 IGBT 的静态导通性能是相似的。然而，由于宽基区 pnp 晶体管的增益下降，加上在 4H-SiC 中电子和空穴迁移率的各向异性较大，使 n-IGBT 比 p-IGBT 具有更优越的关断特性，这导致在 4H-SiC n-IGBT 在开关损耗和传导损耗之间具有更好的平衡。对于 n-IGBT，更小的晶体管增益还导致更高的动态雪崩电压，因此其反向偏置安全工作区 ( RBSOA) 也更大。这些结果说明，虽然由于目前缺少 p 型衬底使制造 4H-SiCn-IGBT 更加困难，但较低的开关损耗和更好的强度使其成为超高压应用的更有吸引力的选择。

SiC IGBT 适合于高压大电流的应用。对于紧凑、高效的电源变换器，开关损耗的最小化至关重要。因此，对 SiC-IGBT 动态行为的表征和获得更快的开关速度非常重要。2018 年，日本国家先进工业科学和技术研究所的 K. Koseki 等人［62］对具有超快开关性能 300 kV/μs 的中压 n 沟道 SiC-IGBT 的动态行为进行了研究。在 4H-SiC 的碳面上制备了反向关断电压为 16 kV 的 n 沟道 SiC IGBT。采用直流母线电压 5 kV 的双脉冲测试和电感负载观察器件的动态行为。发现栅极驱动电路的电流通路从主电路实现分离，对于安全稳定运行至关重要。他们成功开发了栅极驱动电路与主电路相隔离且具有超快开关速度的新功率模块，在 接 近 150 kW ( 5 kV，30 A) 的高功率下工作确认了调制功率模块的稳定性。模块具有较低的栅电阻，导通和关断时分别为 10 Ω 和 1. 1 Ω; 超快的开关速度，导通瞬态时为 303 kV/μs，关断瞬态时为 55. 2 kV/μs; 极低的开关损耗，导通损耗和关断损耗分别为 3. 0 mJ 和3. 6 mJ。通过实验证实了增加开关速度与降低开关损耗的优势。由于空穴迁移率远低于电子迁移率，p 沟道 IGBT 中 p 型漂移区的导通电阻远大于 n 沟道 IGBT 的，因此 n 沟道 IGBT 在实际使用中具有更高的价值，特别是在大电流应用和低频开关应用中。

2020 年，山东大学的 X. L. Yang 等人［63］报道了采用载流子寿命增强工艺的低比导通电阻和超高压的 4H-SiC n 沟道 IGBT。通过 150 μm 厚的 n 型漂移层和多场环终端实现了 15 kV 的关断电压; 采用热氧化工艺的载流子寿命增强工艺将载流子寿命增加到 3. 05 μs，以提高正向传导特性。有源区面积为 1. 06 mm2，正向电压降为 6. 4 V，栅偏置 20 V下的集电极电流为 1 A。在 300 W/cm2的功率极限下，芯片的正向压降为 5. 4 V，栅偏置 20 V 下的集电极电流密度为55 A/cm2，在此工作点的微分比导通电阻为 21. 2 mΩ·cm2。n 沟道 SiC IGBT 的制备需要具有较低电阻率的 p 型 SiC 晶圆。虽然已有一些关于 p 型 SiC 生长的报道，但是，通过 PVT 方法生长 p 型 4H-SiC 仍有挑战: 如在重掺 p 型 SiC中的异质多型、掺杂剂不均匀、高电阻率等。2020年，山东大学的 G. L. Zhong 等人［64］制备了高质量、低电阻率的 Φ100 mm p 型 4H-SiC 单晶，采用数值模拟和实验相结合的方法研究了 p 型 SiC 的生长。采用 VRTM -PVT SiC 软件进行数值仿真计算，研究了坩埚中的温度场和生长气体的流动传输。

为了确保铝掺杂物的连续释放，需要较低的生长温度，以避免在早期生长阶段铝掺杂物的集中释放。此外，仿真 结 果 表 明，在相同加热条件下，10 mbar( 1 mbar = 100 Pa) 压强下晶体的生长速率约为100 mbar压强下的 3. 5 倍。因此，需要低背景压强以使晶体有合理的生长速率。通过对动态材料输运路径的系统研究，发现掺杂源的位置是确保不同生长阶段 Al 源均匀释放的关键。基于以上研究，采用以 Al4C3为掺杂剂的 PVT 方法生长了 Φ100 mm p型 SiC 单晶。二次离子质谱 ( SIMS) 结果显示 SiC的掺杂浓度为 2. 9×1019 cm－3。拉曼光谱结果表明，该 p 型 SiC 完全为 4H-SiC 而没有其他异质多型的存在。( 004) 晶向的 X 射线摇摆曲线的半峰宽度为 28″，表明 p 型 4H-SiC 单晶具有较高的结晶质量。电阻率图谱结果表明，最低电阻率为 0. 30 Ω·cm，电阻率偏差为 23. 51%。

近几年 4H-SiC GTO 在 SiC n-GTO 新器件、脉冲功率应用、载流子寿命、多器件并联、新终端结构、可靠性和器件模型等方面的技术创新有: 首次展示的高性能 15 kV 4H-SiC n-GTO; 新开发的脉冲功率应用中的 15 kV SiC n-GTO; 15 kV、芯片面积1. 0 cm2的 SiC n-GTO 的高功率脉冲应用评估; SiC GTO 的载流子寿命对脉冲功率应用的影响分析;器件参数和寄生电感对并联 SiC GTO 瞬态行为的影响; 采用平滑 锥 形 结 终 端 扩 展 的 8. 6 kV 的 SiCGTO; 4H-SiC GTO 的阳极－栅台面侧壁的表面复合和过电流分析; 应用于电网的 SiC GTO 的高分辨率原位状态监测电路; 具有完整参数提取过程的 SiCGTO 的简化 Spice 模型。

由于较高的关断电压和极低的传导损耗，4HSiC GTO 为中压电力应用提供了具有吸引力的解决方案。4H-SiC GTO 没有栅氧化层，也没有电流饱和行为，这两个特性使 4H-SiC GTO 可在极高的结温和非常高的电流水平下工作，使其成为脉冲功率应用和混合直流断路器的理想器件。目前，4H-SiC的载流子寿命增强技术使高性能的 15 kV 4H-SiC pGTO 得到了发展。然而，有报道 4H-SiC p 型外延层中的载流子寿命明显低于 n 型层的。这表明，采用 4H-SiC n 型漂移层结构是未来研发高关断电压和低导通损耗的功率器件的优选。2019 年，美国Cree 下属 Wolfspeed 公司的 S. Ryu 等人［65］首次展示了一款高性能 15 kV 4H-SiC n-GTO。该器件采用140 μm 厚的轻掺杂 n 型漂移层及 1 450 ℃ 寿命增强氧化工艺，获得了 17. 5 μs 的载流子寿命。将 p+背面载流子注入层减薄以使寄生电阻降至最低。该器件在室温和 100 A/cm2电流密度下的正向电压降为 5. 18 V。芯片面积为 1 cm2，在 15 kV 下泄漏电流为 0. 17 μA。该器件具有闭锁特性，在阻性负载开关条件下关断时间为 170 ns，与相近电压和电流等级的 4H-SiC p-GTO 相比，该器件的关断速度提高了约 45 倍。

为提高脉冲功率和电力电子应用中的功率密度和热耗散能力，SiC GTO 由于其增强材料特性成为合适的选择。功率器件使用的材料由 Si过渡到 SiC，有必要对新开发的 SiC 器件进行长期可 靠 性 评 估。2019 年，美国德州理工大 学 的M. Kim 等人［66］对一种新的 15 kV SiC n-GTO 在脉冲功率应用下的特性进行了分析。分析所用的实验平台由脉冲形成网络 ( PFN) 组成，被测器件为15 kV SiC n 型掺杂外延层 GTO，电流水平高达1. 0 kA，脉冲宽度为 120 μs。测试了器件的静态电特性，如正向电流－电压曲线、栅正向电导、正向延迟等，使用扫描电子显微镜 ( SEM) 成像以发现器件退化的实证。被测器件承受了 20 000 次大电流密度的脉冲后，器件的关断能力未发生显著变化。

对于双极型器件，高的载流子寿命对于漂移区的电导调制效应是关键，对于导通性能有重大的影响。Si 的载流子寿命为几十微秒，甚至更高，需要减少以提高 Si IGBT 的开关速度。而 SiC 由于存在如 Z1/2和 EH67等缺陷导致载流子寿命较低，从而限制了电导调制效应以及 SiC 双极器件的导通性能。2019 年，中国工程物理研究院的 K. Zhou 等人［67］报道了 SiC 功率器件的载流子寿命对脉冲功率应用的影响，基于仿真和实验对在脉冲放电系统中的器件特性和电路动态性能进行了研究。通过考虑 SiC 器件热电效应的广域混合模式的模拟，对载流子寿命对单级和多级脉冲功率网络的静态和动态放电特性的影响进行了分析。仿真结果表明，在脉冲放电过程中 SiC GTO 对载流子寿命更敏感，导致其功耗比 SiC pin 二极管高 10 倍。当载流子寿命小于 0. 4 μs 时，SiC GTO 的放电能力减弱。在长脉冲宽度放电时，漂移区产生的热量有向阳极顶部区域移动的趋势。仿真结果经 SiC GTO 的实验数据得到验证。SiC GTO 在如高压直流输电 ( HVDC) 和兆瓦牵引等高功率系统应用中极具应用前景。由于单个分立功率器件的能力仍十分有限，有必要将多个功率器件并联使用。GTO 并联工作时，器件参数的不匹配和寄生电感电流将引起器件之间电流不平衡，不仅导致器件产生不同的功耗，还会诱导开关瞬态时功率器件之间的换流，严重威胁电力系统的安全运行。

2019 年，湖南大学的 S. W. Liang 等人［68］报道了器件参数和寄生电感对并联 SiC GTO瞬态行为的影响，通过 TCAD 仿真并在相同栅驱动能力下研究该问题。结果表明，器件参数的变化将影响开启时峰值电流的大小，但对关断瞬态的影响较小。而电极中的非对称寄生电感不仅影响开启时的峰值电流，还会引起关断时不同 SiC GTO 之间的换流，导致一些器件的传导电流超过栅极驱动器的最大关断能力，并引起断路故障。强大的栅极驱动器可解决不匹配寄生电感所导致的断路失效，但更加复杂和昂贵。为了充分利用 SiC 功率器件在高压和大功率应用中的优势，良好的终端设计必不可少。SiC 功率器件常用的终端主要有两类，即场限环 ( FLR) 和结终端扩展 ( JTE) 。由于结终端扩展具有平滑的分级掺杂剂量，在尺寸方面有更高的效率，因此在高电压领域常采用该设计。一旦达到最佳的掺杂分布，理论上在这些平滑分级结终端扩展中可以实现最优的电场分布。2019 年，浙江大学的 H. Long 等人［69］提出了用于高压 SiC GTO 的平滑锥形结终端扩展的一步解决方案，该解决方案用于双极型器件，并制备了 8. 6 kV SiC GTO 进行验证。该一步解决方案由直接光刻和使用单个渐变掩模的蚀刻组成。为了具有更好的刻蚀轮廓，采用了三种方法对掩模进行改善。该解决方案具有实用性和先进性: 其一是减少了加工时间和成本; 其二是工艺在成熟的生产中可控并可重复; 其三是消除了注入损伤且在主结区周围的刻蚀损伤最少。

4H-SiC GTO 为脉冲功率应用和中压应用提供了极有吸引力的解决方案。4H-SiC GTO 的结构可使器件在脉冲电流升高至 kA 量级时，仍能工作在由此导致的极高的结温下。2019 年，美国陆军研究实验室的 A. Ogunniyi 等人［70］对一种高压 SiC nGTO 的高功率脉冲特进行了评价。该器件采用 n型漂移区，额定电压为 15 kV，芯片面积 1. 0 cm2，由 Wolfspeed 公司设计和制造，有望替代 Si 基高功率脉冲开关，用于功率密集的车载脉冲电源系统。该 SiC n-GTO 在脉宽为 1 ms 的半正弦电流脉冲下工作，评估得出其峰值脉冲电流能力为 1. 34 kA，导通压降为 18. 5 V，激活能力高达1 909 A2·s，峰值功率耗散最高为 24. 79 kW。结果表明，SiC nGTO 的脉冲特性表明其在极端的脉冲功率工况和应用中具有较好的运用前景。在脉冲电流水平升高时 n-GTO 的导通电阻与 p-GTO 相比高得多，但前者的关断也更快。优化 p 型栅区的掺杂浓度和宽度可以提高 SiC n-GTO 的锁存和电导调制能力。增加器件中场截止缓冲层的掺杂浓度和宽度可以充分优化 n-GTO 的高开关能力。

SiC 功率器件的广泛应用仍然受到由高的材料缺陷密度导致的可靠性问题的限制。特别是，由于没有适当的钝化，由工艺诱生的不可避免的表面陷阱导致了过度的载流子复合和产生，仍然是降低器件性能和可靠性的至关重要的问 题。2021 年， 中国工程物理研究院的A. Xiang［71］对 4H-SiC GTO 的阳极－栅台面侧壁的表面复合和过电流进行了研究。通过对与器件尺寸相关参数的测量，研究了 4H-SiC GTO 中采用高温氧化和干氧氧化两种钝化工艺的阳极－栅二极管的正向和反向电流－电压特性，分别评估了体电流和表面 电 流 分 量，确定其表面复合 速率为 105 ～106 cm /s。发现高温氧化层比干氧氧化层能更有效抑制表面陷阱，该陷阱是由在蚀刻 p+ n 台面侧壁的过剩载流子的复合和产生诱生的。此外，温度相关的测试显示，阳极－栅二极管的过电流主要归因于表面陷阱的载流子复合与产生。低于 125 ℃时，表面陷阱主导反向泄漏电流，而在高温下电激活的体缺陷同时导致反向泄漏电流。最后，证实了钝化对4H-SiC GTO 的正向特性的影响。对于具有干氧氧化钝化的阳极－栅台面侧壁的 4H-SiC GTO，需要更高的栅触发电流以实现从关断态到导通态的切换。短路故障是电网电力转换器最严重的危害之一，它将以热和磁的形式将大量破坏性能量引入电网。尽管存在各种短路保护方案，电力设备仍有可能遭受重复的短路脉冲。2021 年，该研究院的 Y. Y. Liu等人［72］报道了一种应用于电网的 SiC GTO 的高分辨率原位状态监测电路，其采用原位状态监测方法以提高 SiC GTO 的可靠性。将阳极－栅 pn 结的正向 I-V 特性作为 SiC GTO 可靠性退化的前兆。监测电路在－31～1 027 mA 的电流范围内的电流分辨率为 64 μA，并可提供具有 2 kV 隔离电压的充分的电气隔离。最后，使用该监测电路进行了一组短路功率循环试验，结果表明，该电路能有效检测出SiC GTO 的 I-V 特性变化并预测器件的退化。

传统的 Si GTO 已经有相对成熟的分支电路模型，但由于 SiC 结与 Si 结两者电气性能的差异，在模拟电子元器件软件库中 Si 器件的电学部件不能直接用于 SiC 器件模型。此外，这些模型尚无法提供与电导调制效应对应的正向导通 I-V 曲线的拟合结果，影响静态损耗的评价。一些模型未考虑开关过程中多余载流子注入和提取引起的器件内部变化，导致动态模拟的误差。2021 年，清华大学的 H. M. Ma等人［73］报道了具有完整参数提取过程的 SiC GTO的简化 Spice 模型。该模型改进了传统 Si GTO 的基础模型，并采用可变电容和外加直流电压源来描述导通态和开关态的电导调制效应。模型中晶体管内部的参数提取与 Si 材料及 SiC 材料之间的差异性相匹配。将模型仿真结果与制备的 4H-SiC GTO 测试结果相比较，证明了其准确性。对于静态特性，模拟的正向 I-V 曲线与测量的曲线有良好的一致性，二者之间的均方根误差为 117. 8 mA，仅为平均测量电流的 11. 76%和最大测量电流的 4. 56%。模型与制备器件的击穿电压都约为 10 kV。对于动态特性，延迟时间、上升时间、存储时间和下降时间 的 误 差 分 别 为 0. 77%、 4. 12%、 1. 00% 和20. 92%。对全波桥式整流器和半波桥逆变器的模拟也进一步验证了模型的收敛和精度。模型易于在如 HSpice 的模拟器中实现，并给出了完整的参数提取步骤，所有模型参数均从测量曲线逐步直接计算或提取。该模型可以用于 CAD 工具，并辅助基 SiC GTO 的电路和系统的设计。

来源：趋势与展望

作者：赵正平( 中国电子科技集团有限公司)

中学生想了解宇宙射线？这里有个新途径

长期以来，宇宙的起源、加速和传播都是让科学家感到困惑的问题。但对宇宙线的观测已经不再是科学家的专利。

文/记者 刘辛味 新媒体编辑/房永珍

在《科学》创刊125周年之际，该期刊公布了125个最具挑战性的科学问题，其中第一个是“宇宙由什么构成”，第29个是“超高能宇宙射线从哪里来”，问题中与宇宙与物质科学相关的问题占据30%。长期以来，宇宙射线的起源、加速和传播都是让科学家感到困惑的问题。但对宇宙线的观测已经不再是科学家的专利。2018年11月29日，北京东直门中学的同学，参与了第七届国际宇宙日的视频会议，与全世界热爱宇宙线的中学生分享了他们的成果。

为什么中学能加入到宇宙线观测？

1912年，维克托·赫斯（Victor Hess）发现了“宇宙线”——来自宇宙空间的高能粒子，携带了天体演化和宇宙的丰富信息，是人类能够获得的来自太阳系外的唯一物质样品。因为这一发现赫斯获得了1936年的诺贝尔物理学奖。百年来，科学家不断通过宇宙线发现了新成果，为粒子物理学、天文学等研究做出了巨大贡献。

为什么中学生能够进入听起来如此高大上的科研项目中？这还要先从宇宙线性质本身谈起，高能宇宙线进入大气层时，会与大气中的原子核发生碰撞并产生次级粒子，如果次级粒子能量足够高时又会生成新的次级粒子，在这过程中次级粒子数目急剧增加，这种现象被称为广延大气簇射（Extensive Air Shower，简称EAS）。利用EAS，科学家了解原初宇宙线的性质。

▲广延大气簇射（来源：umd.edu）

随着次级粒子数量的增加，其能量越来越低，会进而衰变或被大气吸收，次级粒子会达到一个最大值后逐渐减少。同能量的宇宙线EAS最大值处于的海拔高度不同，科学家自然希望在它们处于最大值处进行观测。比如对于1014eV的宇宙线，EAS最大约为海拔5000米，在这一海拔高度附近就有我国西藏羊八井国际宇宙观测站。

但另一方面，宇宙线能量分布很广，从109eV （相当于北京正负电子对撞机束流粒子能量）到1020eV（相当于现今最大人工加速器所产生粒子能量的几千万倍）不等。而且，宇宙射线的能量与流强呈幂律分布，也就是说能量越高的粒子数量越少。如在1011eV处，每平方米每秒只有一个宇宙线粒子，而到了1019eV的极端高能射线，在地面1千平米的探测面积上平均一百多年才能探测到一个粒子。科学家认为，一个极端高能宇宙射线粒子形成的广延大气簇射会散布于更大面积。因此对于如此稀少的宇宙线，需要在地面用更大的探测器进行间接探测。

▲艺术家笔下的宇宙线广延大气簇射（来源：The Verge）

目前世界上面积最大的宇宙射线实验装置是位于阿根廷的PAO阵列，占地面积有3000平方公里。目前，科学家们计划在美国的南科罗拉多州东南部建造一个占地20500平方千米的更大的类似实验装置。但无论基础设施还是建造，日常运行，都需要巨大的经费投入。

上世纪末，加拿大科学家提出让科学家与学校联合，把宇宙射线探测器放置到校园当中，就利用学校的楼顶和网络等资源建成小型观测站，通过全球定位系统形成探测网，这种方式成了极端高能宇宙线研究的途径之一。从1998年加拿大艾伯塔的ALTA实验装置投入运行，到如今已建成的中学宇宙观测站超过了200个，在建中约350个。在美国国家科学基金会和美国能源部科学办公室下属的高能物理办公室的支持下：已构成一个世界性中学宇宙线研究网络e-Lab开放数据和交流研究进展；每年还有全球网络视频会议“宇宙日”，交流中学生宇宙线研究方法和成果。

▲今年参与国际宇宙线日活动的学校分布（来源：icd.desy.de/e25775/）

北京市东直门中学宇宙射线观测站

在北京市教委“北京市中学重点实验室专项经费”支持下，由中国科学院高能物理研究所的专家指导，北京市东直门中学建立了宇宙射线北京市普通高中开放式重点实验室，是中国第一家中学校园宇宙线观测站。

▲位于北京市东直门中学楼顶的宇宙射线探测器阵列（供图：北京市东直门中学）

宇宙射线探测器阵列放置在学校教学楼的楼顶上，由9个闪烁探测器、前端电子学、信号数字化电路、光电转换、GPS时钟、信号光缆、计算机实时在线控制和数据采集系统等构成。该阵列与实验室计算机相连，自2016年1月开始运行，24小时不间断采集数据，至今已收集大量的宇宙射线数据。

中科院高能所作为北京市科普教育基地之一，从2012年开始与北京市东直门中学等单位共建创新人才培养基地。6年来，该基地充分发挥了培养创新型人才的功能，通过让中学生走进科研院所，与科学家近距离接触，在科学家的指导下从事科研实践活动。

在高能所专家的指导下，北京市东直门中学宇宙射线小组的学生利用学校的宇宙射线开放实验室和实践实验室，学习了宇宙射线探测的基本原理和数据处理方法，动手实践上结合电子学线路、电路设计、电路焊接等技术，完成设计制作了伽马辐射检测仪、宇宙射线描迹仪和宇宙射线显形仪。指导教师共同编写了教材“中学生宇宙射线物理基础教程”。

▲宇宙线小组学生在中科院高能物理所专家指导下制作的宇宙线显形仪（供图：北京市东直门中学）

2018年全国物理科普大会上，东直门中学物理教师张颖携带她与同学制作的微型宇宙射线描迹仪进行展示，最终获得物理科普教学方法展演比赛二等奖，受到了参与教师的关注。

北京市东直门中学宇宙线观测站的建立，不仅使中学生参与到一个真实运行的前沿科学实验中，增加超高能宇宙射线观测事例数据量，直接为宇宙线前沿研究作出贡献；也为中学生开启真实的科学大门，培养热爱科学的创新人才起到了重要帮助，参与到观测的同学，开阔了视野，提高了动手能力，为他们更广阔的未来打下了良好的基础。

参加国际宇宙日活动，与全球宇中学生团队交流

国际宇宙日（International Cosmic Day，简称 ICD）是粒子天体物理研究普及到中学生的一个国际活动，每年组织全球网络视频会议，中学生之间交流宇宙线研究实验的方法和成果，每年组织顶级科学家为中学生做宇宙线科普报告，把学生、教师和科学家聚集在一起，共同学习宇宙线。今年，来自欧洲核子中心ATLAS实验室、冰立方中微子天文台和NASA费米伽马射线太空望远镜的科学家为同学们讲解了宇宙射线的相关知识，并对同学们所提出的问题作了解答。

▲东直门中学宇宙射线小组学生在参与国际宇宙日视频会议，进行交流展示（供图：北京市东直门中学）

北京市东直门中学宇宙射线小组作为我国唯一参与组织，通过网络参加了国际宇宙日的视频会议，这是该小组连续第三年参加国际宇宙日活动。2016年的国际宇宙日活动中，他们提供了广延大气簇射的实验数据，在2017年又增加了μ子实验结果，他们的论文已编入会议论文集。在今年的活动中，高二学生陈石、岳思铭作为宇宙线小组的代表，在视频会议上用英文宣讲了此次小组报告。他们将实验时间增加到5天，得出了更为准确的广延大气簇射随天顶角变化关系的结果。当谈到今年参加国际宇宙日活动感受时他们说：“过程中我们既害怕出差错而紧张，又为我们是全国的唯一而骄傲自豪。”

事实上，参加宇宙线小组会让学生与指导教师付出更多的精力，但他们认为，“从中获得的收获是任何别的事情都不可以替代的。” 小组的活动为学生们的未来打开了更广阔的天地，培养学生学习科学的兴趣，如小组内另一名主要参与者王谷川同学，已经被录取进入清华大学物理中学生俱乐部。

在国际宇宙日活动当天，中科院高能所沈长铨研究员还为在校全体师生进行了科普报告，呼吁更多的同学参与到科学研究中。同时，他还呼吁更多的中学能参与到宇宙线观测中。沈长铨研究员表示，我国在对宇宙线的研究历史悠久，由中科院高能所领导建设的国家大型科学装置“高海拔宇宙线观测站”(LAHHSO)将成为世界四大宇宙线研究中心之一，拥有良好的基础。“中国地域广阔，地形复杂，海拔高度从1米到4500米都有学校，学生人口众多，这是开展宇宙线研究得天独厚的条件，希望能组成一个全国性的观测阵列，为孩子们的未来打开一片新的天地”。

出品：科普中央厨房

监制：北京科技报 | 科学加客户端

欢迎朋友圈转发

公众号、报刊等转载

请发邮件至bjkjbeditor@163.com

未经授权谢绝转载，违者必究

阅读更多权威有用的科普文章、了解更多精彩科技活动，请下载“科学加”客户端。苹果用户可以在App store搜索“科学加”下载安装，安卓用户可以在应用宝、３６０手机助手、豌豆荚、华为、小米等应用市场搜索“科学加”下载安装。

相关问答

3.本振现象在物理学、工程学、电子学等领域都有广泛的应用。例如,在机械系统中,本振可以导致共振现象,从而影响系统的稳定性和性能;在电子电路中,本振可以...

在芯片厂中,最有技术含量的岗位通常是芯片设计工程师。芯片设计工程师需要具备深厚的电子学、计算机科学和数学等方面的知识,以及丰富的实践经验。芯片设计工...

理工科专业一直是中国学生赴美留学的大比重申请专业,下面为各位学生和家长推荐一些未来就业前景良好,且在美国该领域有优势的专业推荐。工科工科领域专业很...

就是芯片,是作为计算机系统的运算和控制核心,是信息处理、程序运行的最终执行单元。CPU一般由逻辑运算单元、控制单元和存储单元组成。在逻辑运算和控制单元...

2、材料物理专业。这个专业看似和芯片关系不大,其实它主要学习的课程有材料科学基础、材料力学、电工电子学、材料热力学、量子力学、材料测试与分析技术、固...

鄙人是江苏大学物联网工程专业16届毕业生,今年6月刚刚本科毕业。题主所说的几个专业在江苏大学计算机学院均有开设,我以江苏大学的课程设置为例,分...

[回答]汽车主动防撞系统是利用雷达探测车辆前端的障碍物,提醒驾驶员减速,在危险距离内自动刹车。该系统是防止汽车碰撞的一种高科技智能装置,它能够通过雷...

[回答]IT行业的选择有很多,什么前端、后台编程、UI之类的。普遍来说,男生的话就是选择代码工程(编程)的较多一些,女生呢就是UI或者测试等较多。题主不知道...

6.了解至少1个应用服务器产品,例如Tomcat,并能掌握相关的配置方法和常用性能监控方法;7.熟悉TCP/IP协议、HTTP协议等网络知识,并熟悉与网络性能相关的计数器...

[回答]音响器材的日常维护和使用科学地保养音响器材,是延长其寿命的关键。下面介绍一些日常维护的基本常识:1、音响器材正常的工作温度应该为18℃~45℃...