adc电子应用设计 一种新型的12位SAR ADC设计

一种新型的12位SAR ADC设计

随着集成电路、移动通信、传感器网络等技术的快速发展，各种微型化、智能化的传感器作为连接物理世界和各种智能设备的桥梁，受到了研究者越来越高的重视[1-2]。模拟数字转换器(ADC)起着连接模拟前端处理电路和数字信号处理电路的功能，对实现各种自然界的信号高质量、无失真的采集和处理起着至关重要的作用[3]。此外，由于现在的智能传感器对长时间续航、便携式、可植入式等功能提出要求，低功耗、高精度的ADC成为研究的热点。逐次逼近模数转换器(SAR ADC)以其结构简单、功耗低、精度较高、面积较小等优点，在生物电信号采集、压力采集、温湿度监控等传感器设备中得到广泛的应用[4]。

本文设计了一种能较好地折衷功耗、精度、速度这三个相互矛盾的性能指标的SAR ADC。基于一种新型的电容开关切换算法，同时采用分段式电容阵列、分时工作的比较器等措施尽可能地降低功耗、提高精度，取得了较优异的性能。

1 电容阵列的开关切换算法

SAR ADC的基本结构由数模转换器(DAC)、比较器、SAR逻辑控制电路、采样保持电路构成，其原理是基于二进制搜索算法进行模数转换。DAC有多种类型，应用最广泛的是电容式DAC。

电容式SAR ADC在进行模数转换时，电容阵列的开关切换策略决定了电路的复杂度、电容阵列的面积、比较器的比较精度、数据转换所需的动态功耗等。本文通过比较传统的电容开关切换算法[5]和本文采用的一种新型的电容开关切换算法，说明本文采用算法的详细控制策略以及优点。

1.1 传统的DAC电容开关切换算法

传统的N位电容式DAC结构图如图1所示，DAC由单位电容个数按二进制递增的电容阵列构成。采用下极板采样，下极板通过开关连接至三个电平以进行切换，分别是输入信号、高电平参考电压Vref、低电平地电压GND。

传统的DAC电容开关切换算法采用先置位后判断的方式。首先进行信号采样，将差分DAC电容阵列的上极板均连接至共模电压Vcm，正负端电容阵列的下极板分别接正负端输入信号Vinp和Vinn。采样完成后，断开电容阵列的上极板开关，将正端DAC的所有电容下极板切换至地电压GND，负端DAC的电容下极板切换至正参考电压Vref，然后开始从高位到低位进行模数转换过程。以最高位(MSB)为例，先预置位为1，将MSB的正端电容下极板电平由GND切换至Vref，负端电容下极板电平由Vref切换至GND。比较DAC正端输出电压VDACP和负端电压VDACN的大小，如果VDACP＞VDACN，表明预置位1正确，该位输出为1，MSB的电容连接方式不变；否则VDACP＜VDACN，表明该位预置1错误，MSB的电容电平向相反方向切换，该位输出为0。以此类推，直到比较得出N位的转换结果。传统的DAC电容开关切换算法的缺点是电容面积大、动态功耗较高、逻辑控制较复杂。

1.2 一种新型的DAC电容开关切换算法

本文采用一种新型的电容开关切换算法，该算法是在基于共模电平(Vcm-based)电容开关切换算法[6]的基础上发展而来，其DAC结构如图2所示。将Vcm-based电容式DAC中每位对应的电容分为大小相等的两个，如最高位的电容值2N-1C0被分成两个2N-2C0并联，最低位C0被分为两个C0/2并联。该算法采用上极板采样，在初始状态时，正端电容Cpai(i=0～N-1)的下极板连接至GND，正端电容Cpbi(i=0～N-1)的下极板连接至Vref；负端电容Cnai(i=0～N-1)的下极板连接至Vref，负端电容Cnbi(i=0～N-1)的下极板连接至GND。这样，正负端电容阵列的一半连接至GND，一半连接至Vref，等效为所有的电容下极板都连接至共模电平Vcm(取Vcm=Vref/2)。因此，该算法的电容开关切换电平只有GND和Vref，省去了Vcm产生电路及缓冲器电路。极大地简化了电路，降低了功耗，且仍能保持DAC输出差分信号共模电平的恒定。

此新型的电容开关切换算法的工作流程为：首先进行采样，正负端电容阵列的上极板分别接正负端输入信号Vinp和Vinn，电容的下极板按初始状态连接。直接比较DAC正负端的采样电压，就可以得到MSB的结果。如果MSB=1，则次高位的Cpa电容下极板电平保持为GND，Cpb电容下极板电平由Vref切换至GND；次高位的Cna电容下极板电平保持为Vref，Cnb电容的下极板电平由GND切换至Vref。如果MSB=0，则电容电平切换方向和MSB=1时相反。在开关电平切换完成后，通过比较器即可得到次高位的结果。以此类推，由高到低逐次得出N位的转换结果。

对于12位的SAR ADC，以N=12为例给出了不同电容开关切换算法下，差分二进制加权电容阵列DAC所需的单位电容个数、参考电压类型、平均功耗等情况如表1所示。可见，本文采用的开关切换算法所需的电容面积、平均功耗比传统算法大幅减少。且参考电压没有Vcm，节省了Vcm产生电路和缓冲电路的功耗。

2 SAR ADC的电路设计

2.1 SAR ADC的整体结构

本文设计的SAR ADC的整体结构如图3所示。电路主要包含四个部分，即12位的全差分开关电容式DAC、采样电路、分时工作的比较器、逐次逼近(SAR)逻辑控制和寄存器电路。

开关电容DAC有两个主要功能：一是和采样开关配合起来，进行输入信号的采样；二是在逐次逼近(SAR)逻辑控制下由高位到低位进行电容阵列的开关切换，实现二进制搜索算法。采样开关采用自举(bootstrap)开关的结构，尽可能地降低采样的非线性误差[4]。分时工作比较器起着比较差分DAC正负端输出电压的作用，将比较的高低电平结果输入SAR逻辑控制电路。在本设计中，全差分动态比较器COMP1和静态预放大比较器COMP2进行分时工作，COMP1比较前8 bit的DAC输出电压，COMP2比较后4 bit的DAC输出电压。两路比较器分别被时钟信号CLK_COMP1和CLK_COMP2控制，两路比较器的输出进行或运算得到整体的比较结果。SAR逻辑控制电路产生逐次逼近的逻辑时序，对每一位的比较输出结果进行运算，产生开关切换的控制信号以控制DAC开关电容阵列中开关的切换方向。

2.2 DAC电容阵列设计

本设计的DAC电容阵列如图3中电路所示，采用全差分的上极板采样的分段式电容阵列结构。最高位直接进行比较，没有电容开关的切换。故采用7+4的分段结构，高位电容阵列为7位，低位为4位。末尾为冗余位，不进行开关切换，起着增加转换精度的作用。电容阵列中所有的电容都是由单位电容C0构成，桥接电容的值为C0。电路中最小的电容为两个单位电容串联即C0/2，这种方法的优点是在不大幅增加电容面积的前提下保证转换精度。

电容阵列中每一位的电容被分为两个相等的部分并联，在初始状态一个下极板接Vref，一个接GND。如MSB正端电容阵列Cp11被分为Cpa11和Cpb11，电容值均为32C0；初始时Cpa11下极板接GND，Cpb11下极板接Vref。MSB负端的电容阵列Cn11被分为Cna11和Cnb11，同样为32C0；初始时Cna11下极板接Vref，Cnb11下极板接GND。这种方法可以确保在开关电容总面积不变，且电容切换的电平没有额外增加一个Vcm时，仍能使DAC输出的差分电压信号的共模电平保持为定值，从而使比较器的输入信号共模电平恒定，比较精度不会降低。

在SAR ADC转换过程中，首先进行信号采样，自举采样开关Sin闭合。正负端电容阵列的上极板分别连接至正负输入信号Vinp和Vinn，正负端DAC电容阵列的采样电荷分别为：

在设计的12位SAR ADC转换时，在进行第i步开关切换时，差分DAC输出的正负端电压分别为：

其中，Mi为比较器从高位到低位第i次比较后正端输出的结果。例如，M1即Vinp和Vinn直接经过比较器比较后正端的结果，也是MSB的转换数据。

可以看出，差分DAC输出电压信号的共模电平为固定值，其值恒为：

差分DAC输出电压共模电平的恒定，确保了比较器工作时静态工作点的稳定，提高了比较器的精度。

2.3 分时工作比较器设计

比较器在SAR ADC中起着比较差分DAC的输出电压，进而得到该位的转换结果，并决定下一位电容阵列开关切换方向的重要作用。比较器的比较精度、比较速率和功耗对SAR ADC的综合性能有着决定性的影响[7]。

在本设计中，为了兼顾高比较精度和低功耗的要求，设计了一种分时工作的比较器。其中，在前8 bit的比较中，采用双尾电流全动态比较器，其特点是只消耗动态功耗，功耗较低，比较速度较快，但精度较差。在后4 bit的比较中，采用静态预放大器和锁存比较器级联的结构，其特点是可以对DAC输出的电压差进行一定的静态预放大，提高比较精度，但功耗较高、速度较慢。两路比较器的输出进行或逻辑运算，最终输出整体的比较结果。

2.3.1 全动态比较器设计

设计的全动态比较器采用双尾电流式的结构，如图4所示。尾电流源均由时钟信号控制，任意时刻电路没有静态电流，功耗非常小，比较速度非常高。比较器为两级电路，第一级为全差分动态预放大器，第二级为带尾电流源的动态锁存比较器。其工作原理是，利用输入电压的差异，造成第一级比较器输出节点VOP1、VON1的充放电快慢的差异，形成VOP1和VON1电压变化的差异。将第一级的输出传递给锁存比较器的输入端，通过首尾相连的反相器结构将输入的差值迅速放大，快速将第二级比较器的输出VOP、VON的一端拉高，另一端拉低。

2.3.2 静态预放大比较器设计

在后4 bit的比较中，采用静态预放大比较器，其原理图如图5所示。第一级为静态预放大器，M1、M2为PMOS管差分输入，主要是为了降低噪声、增大采样电压的输入范围。M4、M5栅极交叉耦合连接，引入弱正反馈，可以增大预放大器的增益和带宽，提高比较器的精度和速度。AMP_EN是控制电路是否工作的使能信号。

第二级电路为动态锁存比较器，有两个工作模式，其特点是响应速度快，动态功耗较低。CLK为控制锁存比较器工作的时钟信号，CLKN为其反相时钟。当CLK端有时钟输入且为低电平时，动态锁存比较器工作在复位模式，正负端输出均为低电平。当CLK时钟为高电平时，动态锁存比较器工作在比较模式，M17、M18、M21和M22构成了首尾连接的反相放大器结构，形成了正反馈，可以迅速将比较器正负输出端的电压拉开，实现对微小差异的输入电压的比较。

2.4 SAR逻辑控制时序

逐次逼近(SAR)逻辑控制电路由D触发器和逻辑门实现，其逻辑时序如图6所示。

在SAR逻辑控制时序图中，CLK和CLKS为外部输入的信号。其中CLK为时钟信号，CLKS为采样控制信号，CLKS信号的频率即为SAR ADC的采样频率。Sampling为输入信号的采样信号，控制自举开关对输入信号进行采样。采样完成后，CLKi(i=11～0) 每隔一个时钟周期逐次由低电平向高电平变化，控制电容开关由高位到低位逐次进行电平切换，完成逐次逼近功能。CLK_COMP1为全差分动态比较器的时钟信号，控制全差分动态比较器工作，比较输出前8 bit数据；当其恒为低电平时，全差分动态比较器停止工作，正负输出端全为低电平。CLK_COMP2为静态预放大比较器的动态锁存器的时钟信号，当有时钟输入时，比较器正常工作；当其恒为低电平时，锁存比较器输出低电平，停止工作。ADC_OUT为比较器依次比较后输出的各位转换结果，AMP_EN为静态预放大器的使能信号。当AMP_EN为低电平时，静态预放大器工作，配合锁存比较器完成后4 bit的比较，其余时间停止工作，极大地节省了功耗。

3 SAR ADC仿真验证

本设计的SAR ADC采用TSMC 0.18 μm CMOS工艺实现，利用HSPICE软件对电路的各项性能进行仿真。仿真时的电源电压和Vref电平为1.8 V，SAR ADC的采样率为200 kS/s。

输入频率为10 kHz、振幅为1.8 V的正弦波差分信号时，采样1 024个点，对转换的数据进行快速傅里叶变换(FFT)频谱分析，可得频谱曲线如图7所示。结果显示，无杂散动态范围(SFDR)为76.91 dB，总谐波失真(THD)为-73.56 dB，信号噪声失真比(SNDR)为70.94 dB，有效位数(ENOB)为11.49 bit。

在采样率为200 kS/s，输入信号频率变化时，SFDR和SNDR随输入频率变化的动态曲线如图8所示。可以看出，当输入频率在1 kHz～95 kHz范围内变化时，SFDR的范围是69.85～80.88 dB，SNDR的范围是67.25～71.29 dB。

本设计的SAR ADC的性能参数如表2所示，并和已发表的SAR ADC性能进行比较。可见，由于本文采用的多种降低功耗和提高精度的设计，SAR ADC的FoM值较低，具有一定的性能优势。

4 结论

本文设计了一种新型的12位SAR ADC，采用新型的电容开关切换算法，不需要额外的共模参考电压，仍能确保开关电容DAC的差分输出信号的共模电平稳定，保证了转换的精度。DAC电容阵列采用7+4的分段式电容阵列结构，极大地减小了面积、节省了功耗。比较器采用全差分动态比较器和静态预放大比较器分时工作的技术，综合考虑了比较精度和功耗的要求。仿真结果表明，SAR ADC在200 kS/s采样率下，ENOB为11.49位，FoM为38.2 fJ/(conv·step)，取得了良好的性能。

参考文献

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作者信息:

孙 帆，黄海波，卢 军，陈宇峰

(湖北汽车工业学院 电气与信息工程学院，湖北 十堰442002)

一种应用于电网中电力监测高精度ADC设计

伴随着现代电网系统迅速的发展升级，对电网电力传输和配电网络的需求越来越高。随着人力成本的增加以及微处理器技术的发展，采用高精度自动控制系统来实现自动化的电网检测和控制，为电力部门的管理和设备控制节约成本，成为电力工业系统的必然选择。图1是典型的便携式电力安全监测系统，其利用外部电压或者电流传感网络来对一个周期内的信号进行连续采样，通过多个采样数据来计算其有效值。然后通过数据处理电路DSP来完成AD信号的多路同步转换和测量运算。运算的结果同时被串口传送给单片机进行数据存储显示控制，并最终在LCD显示模块显示所需要的信息[1-3]。

供电质量管理系统对多相电网的电压和电流进行检测，同时监控和检测负载的频率谐波。电网系统中电力监测的测量精度是通过高精度ADC的同步采样来实现的，ADC的电压测量动态范围要根据检测对象的最大电压和测量精度来决定。

在典型的3相测量系统中，需要对三路的电流互感器和功率变压器分别进行采样。典型的变压器输出一般在±620 mV以内，要对小信号进行精确测量，就需要高精度的ADC来实现多通道同步采样。另外对电力系统电流的测量同样对ADC的动态范围提出了较高的要求。例如对于10 A的标称值、100 A的最大测量值和0.2级的监测要求，需要测量系统的总动态范围大于86 dB。根据系统需求，典型的电力系统监测需要至少14 bit的ADC。本文提出一种多位5阶sigma-delta（ΣΔ）ADC，动态范围大于100 dB，能够满足变压器的小AC输出进行测量，实现快速的数据采集，以便后续FFT处理。

1 前级采样

图2是开关电容采样保持电路，采集前级的电压信号，供后级ADC转换。该电路由电容对C1、C2，开关S1、S2和差分对输入运放组成。图3是采样保持电路的工作相位，采样保持电路在相位P1时S1闭合，S2打开，C1存储前级噪声和失调；在相位P2时S1打开，S2闭合，C1和C2电容采集前级噪声失调以及信号，两次的噪声和失调被相关消除，得到低噪声的Vh。两次相关采样消除的低频噪声带宽取决于S1和S2的开关频率。

2 ADC电路

2.1 调制器

图4是本文的5阶3 bit ΣΔ调制器的系统框图，该前馈结构带有局部反馈系数g1，比全前馈5阶ΣΔ调制器系统有更好的稳定性。引入的局部前馈因子b1有利于优化闭环噪声传输函数，获取更高的信噪比。采用多位量化结构和数字校正技术，能够提升系统的精度和线性度，抑制谐波失真，提高整体的性能。

图5是本文的5阶3 bit ΣΔ调制器原理图，第一级积分器采用了斩波稳定技术来消除运放的失调和1/f噪声，以获取较高的信噪比（SNR）。第二级至第五级积分器的噪声被前级进行了噪声整形，因此无需再应用斩波稳定技术，而且采样电容值可以等比例缩小，以便减小芯片面积，也有利于降低系统功耗。

一般而言高阶闭环系统存在稳定性问题，如果设计不当系统会出现震荡现象，从而无法正常工作。一般高阶调制器结构的稳定性问题通过优化参数和出现震荡时系统复位的方法来解决，从而确保系统正常工作。本文从以下几个方面来保证该系统在频带内稳定：（1）引入局部前馈因子b1，引入局部零点，从而优化闭环噪声传输函数；（2）采用3 bit量化，提升比较器的线性度；（3）采用前馈结构来降低积分器通路中的信号分量，从而降低运放输出摆幅，不仅有利于降低功耗，也有利于系统稳定；（4）反馈因子g1有利于降低主通路信号分量，通过参数优化仿真，获取较优的传输函数系数[4-5]。

通过对比图4和图5，有如下系数对应关系：

图6是调制器中积分器所采用的运放结构图，该差分运放的共模反馈电路未给出，本文采用的共模反馈电路是简单的开关电容共模反馈。第一级积分器运放增益82 dB，带宽32 MHz。后级积分器中运放增益和带宽可适当降低。

为了在较低的功耗下提高ADC精度，可以采用多位量化技术。那么对于调制器的DAC反馈环路来说，多位量化带来的非线性误差会反映在输出频谱的杂散上。这个非线性误差限制了系统的整体性能，必须通过数字校正技术来进行抑制。目前得到成功应用和验证的数字校正技术是动态元件匹配(Dynamic Element Matching，DEM)技术。实现DEM技术的算法有很多，其中数据权重平均(Data Weighted Averaging，DWA)算法应用较为广泛，这得益于该算法实现简单、性能较好、有更高的性价比。本文中采用DWA技术来改善多位量化给DAC反馈引入的非线性误差，由于各文献对DWA技术描述得较为详细，这里不再赘述[6-7]。

2.2 数字滤波器

高阶调制器进行噪声整形后的带外噪声需要高阶数字滤波器进行滤除，同时进行了降采样。虽然数字滤波器功能简单，但往往占用了芯片的绝大部分面积。本文仅仅采用六级梳状滤波器来实现降采样功能。降采样率为N的六级梳状滤波器的频率响应为：

本文的六级梳状滤波器z域实现结构框图如图7所示，输入三位信号经过六级累加器后再进行降采样，最后经过六级差分器滤波后实现整体的最终降采样。该结构框图可以利用MATLAB模型进行功能验证，调制器的输出码流作为该六级梳状滤波器模型功能验证的信号输入，经过MATLAB初步验证后再进行MODELSIM功能验证[8-9]。

3 实验结果

本文的ΣΔ ADC采用标准的0.35 μm CMOS工艺流片，芯片照片如图8所示，面积约为2.1×3.2 mm2。测试电源电压为5 V，采样时钟频率为6.4 MHz，过采样率(OSR)为64，芯片总功耗为26 mW。逻辑分析仪Agilent 16804A用来采集ADC的输出码流信号，并在MATLAB中进行数据分析。调制器后仿真的PSD分析结果如图9所示。在-1dBFS输入信号幅度下，调制器的SNDR达到107.5 dB，三次谐波失真小于-110 dB，经过数字滤波后的频谱图如图10所示，SNDR下降了约5 dB，带外噪声被显著降低，可以看出数字滤波器实现了预期的功能。受限于高精度信号源，图11只给出了数字滤波后的测试输出频谱图，可以看出噪底相比较于后仿真结果提高了约10 dB，但精度依然大于16 dB，动态范围大于100 dB，满足电力系统对ADC的精度要求。

4 结论

本文实现了一种3 bit 5阶sigma-delta（ΣΔ）ADC，动态范围大于100 dB，能够满足现代便携式电力安全监测系统对于ADC的精度要求。

参考文献

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[9] 王珩，陈勇.Sigma-delta ADC中数字滤波器设计[J].世界科技研究与发展，2007(1)：44-47.

作者信息:

陈 兴，林建廷，毛 越，韩 栋

（国网河南省电力公司南阳供电公司，河南 南阳473000)

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