微电子mos的应用新型二维半导体：从集成电路工艺到芯片制造，微电子学院包文中课题组最新研究进展|上海羊羽卓进出口贸易有限公司

新型二维半导体：从集成电路工艺到芯片制造，微电子学院包文中课题组最新研究进展

人工智能和可移动终端的迅猛发展，导致对芯片高算力和低能耗的要求越来越高。而目前集成电路最先进的晶体管沟道长度和厚度开始逐步接近原子尺度，而传统半导体材料已经接近性能极限。最新的国际器件与系统发展路线（IRDS）就指出，具有原子厚度的二维半导体在未来大规模集成电路中有着巨大的潜力。所以，发展基于二维半导体的新型芯片具有极其重要的战略意义。当前国际上大面积二维半导体的生长已经有诸多报道，但是其集成电路应用仍在探索的初期。这主要是因为原子级厚度的二维半导体对工艺环境极端敏感，所以传统半导体CMOS集成工艺不能直接用来照搬。这就需要工业界和学术界共同投入大量的精力来开发基于二维半导体的新型集成电路工艺。

近年来，复旦大学微电子学院的包文中研究员课题组和周鹏教授团队通过长期合作，在二维半导体材料晶圆级生长、工艺集成、电路设计等集成电路应用方向开展了系统深入的研究。10月12日，《自然-通讯》（Nature Communications）在线发表了该课题组的研究论文《基于机器学习辅助工艺优化二维半导体晶圆级电路制作》（“Wafer-Scale Functional Circuits Based on Two Dimensional Semiconductors with Fabrication Optimized by Machine Learning”）。此工作中，课题组利用机器学习策略辅助优化了二维半导体增强型顶栅晶体管的制备工艺，并采用工业标准设计流程和工艺进行了晶圆级器件与电路的制造和测试（图1）。该工作提出了一种适合学术界探索的二维半导体集成电路工艺优化路线，从而展示了二维材料体系未来的芯片应用前景。微电子学院解玉凤教授、博士生陈新宇和硕士生盛耀晨、唐宏伟为共同第一作者，微电子学院包文中研究员、周鹏教授和信息学院万景研究员为该工作的共同通讯作者。

图1. 二维半导体的算法辅助工艺优化，顶栅工艺结构，以及晶圆级流片结果

这项研究工作的核心内容是利用已经积累的较大实验数据样本集，采用机器学习算法进行数据训练，从而识别具有优良器件指标的器件工艺特征。这样通过算法就可以高效地对所有可能的工艺组合进行评估，再辅以工艺专家的经验结合人为设计实验验证，从而进一步提升算法准确率并最终得到最优的工艺组合。简单来说，就是利用机器学习的高效性来辅助科研人员进行巨量组合的筛选，极大程度地减小科研人员的工作量。而且本工作所采用的机器学习策略具有通用性，其他新型材料也可以利用此策略缩短其器件工艺探究与应用进程，提高科研效率。

图2. 利用优化的二维半导体顶栅工艺制作的各种常见集成电路单元

通过算法优化后的晶圆级二维半导体工艺，可以得到兼容性强的增强型顶栅晶体管，并基于此工艺成功演示了各种数字、模拟、存储、光电探测等集成电路单元（图2）。进一步，研究团队充分利用二维半导体超薄厚度、可调带隙等优势，构建了包含突触权重存储单元、乘加卷积运算单元以及激活函数单元的全二维人工神经网络芯片（图3），“一站式”地突破了二维半导体从器件工艺到芯片制造的困难。10月5日，工作进展以《基于二维半导体的人工神经网络芯片》（“An Artificial Neutral Network Chip Based on Two-Dimensional Semiconductor”）为题发表于国内期刊《科学通报》（Science Bulletin）。学院青年副研究员马顺利，博士生吴天祥、陈新宇为本文的共同第一作者；包文中研究员、任俊彦教授和周鹏教授为该工作的共同通讯作者。

在这项工作中，研究团队利用level-62 SPICE模型构建晶体管仿真模型，从而对人工神经网络中的模拟电路进行仿真和优化。最终构建了一个可用于未来智能传感应用的人工神经网络芯片。此芯片突破了冯诺依曼架构的限制，与生物神经元类似，具有多个感知“突触”，收集来自传感器的信号。每个突触可以存储和改变感知信号的相应权重，并实现感知信号与权重的乘加运算，然后输入到激活函数电路进行映射与归一化。最后，该芯片结合片外软件演示了未来基于MoS2人工神经网络芯片可实现的触觉盲文分类器，经过权重值优化后的盲文字母识别率达到97%以上。

图3. 利用二维半导体制作的人工神经网络芯片

虽然目前芯片主流舞台依旧属于硅半导体，但在某些特殊应用场景已经有诸如氧化物半导体、有机半导体材料等新型材料的身影。因此，利用新材料的优点来提高芯片的整体性能，往速度更快、尺寸更小、功耗更低、计算存储密度更高的方向发展，是未来芯片发展的必由之路。拥有独特优势二维半导体发展前景不可小觑。团队未来将继续聚焦于新型二维半导体，深挖其特有属性，往新计算范式、三维集成应用方向探索，进一步推动其在集成电路产业中的实际应用。

该系列工作得到了科技部重点研发计划纳米科技专项、国家自然科学基金杰出青年科学基金、应急重点项目、上海市教委科研创新重大项目、上海市集成电路重点专项等项目的资助，以及教育部创新平台和专用集成电路与系统国家重点实验室的支持。同时还得到了上海市微系统所，香港理工大学，新加坡国立大学，苏州大学等兄弟院校的合作支持。

论文链接：https://www.nature.com/articles/s41467-021-26230-x

https://www.sciencedirect.com/science/article/abs/pii/S2095927321006459

作者：王敏

来源：微电子学院

责编：章佩林

编辑：冯雅雯

ST微电子的横向掺杂MOS（LDMOS）晶体管技术介绍

横向掺杂MOS(LDMOS)，有时被称为横向双扩散MOS，是高功率射频应用的最佳解决方案之一，广泛应用于基站功率放大器领域。它们的电学行为基本上接近基本MOS，但它们在漏极电压能力（较高的击穿电压）方面表现出更强的性能，从而对VSWR失配具有坚固性。此外，它们呈现出不对称的物理方面的特性，它们的层叠在许多方面也是不同的。图1中描述了ST微电子单面光晕（halo）nLDMOS(B7RF)的横截面。与经典MOS相反，产生反转层的栅极下面的（低掺杂）pBody区域可能会呈现出不均匀的横向掺杂。源和pBody通过盐化物沉积实现局部连接。

此外，在pBody附近的栅氧化物下面注入了一个轻掺杂的漂移区。图1中的结构称为单面光晕（halo）。

图1 、LDMOS截面(S T微电子双栅结构)

实际上，n漂移（nDrift）区不是直接连接的，而是通过高掺杂p基板界面连接，以减少冲头效应(punch-though effect)。漂移区向有效的漏极通道提供了一个未倾斜的扩展，以增加击穿电压(BV) 安保部 )。不幸的是，这是以降低射频性能和额外的漏极电阻为代价的。一般来说，必须优化沿栅和漏极的掺杂分布梯度，以便预先提供良好的过渡频率(fT)同时避免强电场峰值导致热载流子注入。因此，沟道工程是一个重要的问题，并决定了LDMOS中隐含的两个基本权衡：BVDS*fT 和BVDS*(RON)–1 。结果表明，单面光晕结构的性能明显高于均匀掺杂通道。根据代工厂（foundries）的情况，提出了一些技术替代方案，并对其进行了讨论。例如，已经讨论过插入低掺杂的埋入式NTUB (嵌入pBody)来增加寄生漏极/体（Bulk）电容，导致体损失较高，效率降低。此外，在栅极/漏极界面上的保护结构，如有时使用插入LOCOS/ST I（浅沟隔离器，Shallow Trench Isolator）。据报道，使用locos使去除栅盐化物变得不必要，这允许降低栅接入电阻。而另一方面，LOCOS导致更高的热载体注入和低于阈值的放大扭结效应。事实上，扭结效应与氧化/扩散处理步骤(OED，oxidation/diffusion)密切相关，并且对基于双扩散的LDMOS非常关注。正如后面我们会解释的，自适应功率放大器的原理是基于功率晶体管在较大偏置范围内的控制，理想情况下可以降到阈值。这意味着，在低栅电压水平下，由于扭结效应而产生的模型折痕对于线性性能是非常不可取的。由于B7R FLDMOS器件不包含LOCOS，也不埋NTUB 层，因此它们仍然是我们高速、宽偏置范围应用的良好候选工艺材料。

LDMOS模型比经典MOSFET模型要复杂得多，一般按以下几种方法处理：

• 经验模型

• 数据库模型

• 基于子电路的模型

后者提供了保持物理意义、同时结合了精度和可扩展性的优势。这种方法被许多代工（foundries）厂、ST微电子等使用。根据文献，一个通用的基于子电路的LDMOS模型可以用图2表示。

它由基于BSIM3v3模型的几个子MOSFET以及与附加电阻和电容相关的npn/pnp双极晶体管/二极管组成的。从物理上讲，这里引用的MOSFET是M channel 表示pBody与氧化物栅之间的界面上的有效栅极。在B7RF技术中，它

长度物理固定在0.2µm。 MOSFET有时候称为Mpinch-off，包括表示栅下轻掺杂漂移区的影响，由图1中的n个LDD区描述。在此引用的MOSFET为M drainext 表示电流依赖的漂移区电阻。而C gd 用非线性MOS电容建模。

ST微电子SiGe 0.25µm技术提供了两类 LDMOS器件：

• 具有中等击穿电压的高速器件

• 具有中等过渡频率的高电压器件

这两种器件的过渡频率如图4所示。

必须指出，在广泛的栅极偏置条件下，过渡频率保持大致恒定。在自适应PA的情况下，这是一个非常有趣的特性，这是在为PA设计选择最合适的器件时所应该考虑的。

图2、基于子电路的LDMOS模型

图3、B7RF LDMOS的过渡频率

表1概述了B7RF LDMOS工艺的主要特性，用于一个10µm宽的器件。为了比较起见，表2列出了各种技术的LDMOS衡量因子（figures of merit）。

表1、ST微电子的B7RF LDMOS的特性

表2、手机市场LDMOS硅芯片技术对比表

当关注线性时，一个重要的衡量因子在于跨导非线性。事实上，它们在PA的AM/AM的反应中起着主导作用，即输出RF幅度被压缩（或放大）作为输入RF幅度的函数的程度。前三个阶分量如图4所示。

图4、高BVDS6.4毫米LDMOS的IDD以及前三个跨导分量

该曲线是自适应功率放大器设计中线性问题讨论的基本要素。线性跨导g m1 在高偏置水平下保持大致恒定，但在低偏置水平下迅速下降，而PA将在大部分时间内工作在低偏置区域（用图4中的暗线表示）。当栅电压VGSV低于0.8V，这就产生了二阶和三阶非线性分量，即它们的大小变得相当高。幸运的是，在这个偏差范围内，gm2 和gm3 术语是相反的项(以类似于MOSFET的方式)。当线性需要优化时，这种感兴趣的性质可以被有利地使用。事实上，通过射频和包络谐波的适当组合，使二阶和三阶非线性分量相互补偿以减少电流消耗，从而导致AM/AM拐点。使用这种方法的自适应偏置功率放大器将在后面描述。

以类似的方式，LDMOS电容的二阶和三阶非线性(特别是C GS 和C gd )可以进行表征(图5和图6)。它们在功率放大器的AM/PM响应中起着重要作用。输出射频载波的相移作为输入射频大小的函数。在B7RF的特殊情况下，电容C GS,1 和Cgd，1 呈现平滑和单调的变化。因此，CGS，2 和Cgd，2 呈现低和正的值。三阶电容CGS，3 和Cgd，3 呈现一个刚好高于阈值的负峰值。由于这些支柱，各种贡献的相位失真可能会破坏性地合成。因此，这种AM/PM vs 功率可能会出现拐点（详见后面的介绍），并且在宽的偏置/功率范围内比双极性器件能更好地被控制。

图5、高BVDS 6.4毫米LDMOS的线性栅/源和栅/漏电容

图6 、高BVDS 6.4毫米LDMOS的二阶和三阶特性电容

LDMOS的一个有趣特性是漏电流I DS 随着温度的降低，这保证了稳定的热行为。实际上，反转电压Φ D 因此，阈值电压随温度的升高而增加：

式中VFB是萃取电位（允许金属/半导体界面处的扁平带），Φ D 是反转电压。

同时，动态温度变化会引起意想不到的干扰，特别是对于自适应偏置PA。事实上，来自射频包络的动态温度摆动结果表现为记忆效应，并以频率相关的延迟反馈给PA本身，从而调节其特性。因此，必须对自热进行精确的建模。STMicroElectronics 的LDMOS模型包括利用Rth ,Cth 并行网络(即LDMOS结构本身的热阻和电容)来包括自热的影响。实际上，还必须考虑到整个环境的热子网络(即基板，封装，互连，空气接口... )。这导致的子节点热阻增加，在宽LDMOS矩阵的情况下，其影响不能再被忽略。

当对LDMOS施加较高的漏极电压时，漏极电流IDS会由于非线性效应强烈增加，如穿孔，热载流子注入。冲通是一种软效应，与高漏极电压下源和漏极空间电荷区域的接近有关。热载流子注入是一种更突然，有时更具破坏性的现象，当撞击电离在栅介质附近产生电子空穴对时，当载流子被捕获时发生。热载流子通常影响器件的阈值电压或跨导，是快速或缓慢记忆效应的根源。

图7、LDMOS种热载子注入漏极雪崩的示意图

可以区分几种热载流子注入机制，如沟道热电子注入(CHE，Channel Hot-Electron injection)和漏极雪崩热载流子注入(DCH，Drain Avalanche Hot Carrier)。后者如图7所示。这可以理解为一种两步现象。当漏极电压增加时，I BODY (pBody s中的泄漏电流)增加，从而使pBody 在通道附近的自偏①)。因此阈值电压Vt 的减小而使漏电流增大。然后，一个寄生的npn双极晶体管{nDrift/pBody/nSource}打开（②）并产生雪崩漏极电流。